肖瑩慧(中南財經(jīng)政法大學(xué) 武漢學(xué)院， 武漢 430000)

全差分結(jié)構(gòu)低功耗CMOS運算放大器設(shè)計*

肖瑩慧
(中南財經(jīng)政法大學(xué) 武漢學(xué)院， 武漢 430000)

為了減小低電源電壓以及短溝道效應(yīng)對放大器的影響，獲得低電壓高增益的放大器，提出了一種基于65 nm CMOS工藝技術(shù)的全差分運算跨導(dǎo)放大器(OTA).采用基于增益增強技術(shù)的折疊共源共柵拓撲結(jié)構(gòu)，使放大器具有軌到軌輸入及大輸出擺幅特性，同時兼?zhèn)涓咚?、高增益及低功耗?yōu)點.電路仿真結(jié)果表明，其直流增益為82 dB，增益帶寬為477 MHz，相位裕度為59°.正常工藝角下穩(wěn)定時間為10 ns，穩(wěn)定精度為0.05%，而功耗僅為4.8 mW.

CMOS集成電路； 增益增強； 運算跨導(dǎo)放大器； 高速； 高增益； 低功耗； 折疊共源共柵結(jié)構(gòu)； 高增益帶寬

隨著MOSFET溝道長度不斷縮小，晶體管的速度變得越來越快，效率也越來越高.伴隨著低電源電壓和短溝道效應(yīng)而來的，例如厄立電壓，減小了晶體管的增益，但在深亞微米技術(shù)上實現(xiàn)了較高增益，使得寬輸入和寬輸出電壓范圍放大器用于高性能模擬電路成為一項極具挑戰(zhàn)性的任務(wù).在A/D轉(zhuǎn)換器、開關(guān)電容濾波器和采樣保持放大器等模擬電路中，速度與精度是放大器最為重要的兩個參數(shù)[1-3].穩(wěn)定速度主要取決于單位增益頻率和單極穩(wěn)定時間，而高穩(wěn)定精度是由運算放大器的高直流增益決定的.然而，對放大器的速度和增益進行優(yōu)化時經(jīng)常導(dǎo)致自相矛盾的結(jié)果.放大器通常采用低偏置電流的長溝道器件來進行多級放大器設(shè)計以獲取高直流增益，而使用高偏置電流的短溝道器件來進行單極放大器設(shè)計以獲取高速度.文獻[4]介紹了一種增益增強電路，其能夠在不降低運算放大器增益帶寬的情況下，提高放大器的直流增益；文獻[5]首次將該技術(shù)應(yīng)用于折疊式共源共柵運算放大器，在過去的幾年中，增益增強共源共柵放大器的正確設(shè)計過程成為了人們研究的課題；文獻[6]得到了直流增益為95 dB，增益帶寬為412 MHz的共源共柵放大器，其功耗為12.8 mW；文獻[7]實現(xiàn)了直流增益為106 dB，增益帶寬為57 MHz的共源共柵放大器；文獻[8]實現(xiàn)了一個復(fù)雜的三級放大器結(jié)構(gòu)，其直流增益為84 dB，增益帶寬為200 MHz，而功耗僅有10 mW.本文提出了一種全差分結(jié)構(gòu)的運算放大器，其直流增益為82 dB，單位增益頻率為477 MHz，而功耗僅為4.8 mW.

1 增益增強技術(shù)原理

運算放大器增益增強的基本思想是基于在負反饋回路上設(shè)置晶體管M2的漏極電壓，其中，I?為電流源.圖1為增益增強共源共柵增益級電路.附加增益級的增益Aaux增加了該電路的輸出阻抗，電路輸出阻抗為

Rout= (gm2ro2(Aaux+1)+1)ro1+ro2≈

gm2ro2Aauxro1

(1)

式中：gm2為MOS管M2的跨導(dǎo)；ro1、ro2分別為MOS管M1、M2的輸出電阻.增加的輸出阻抗使得總增益增強了幾個數(shù)量級，總增益為

Atot=gm1Rout=AorigAaux

(2)

式中：gm1為MOS管M1的跨導(dǎo)；Aorig為原始增益.

為了使放大器有較好的穩(wěn)定性，同時使穩(wěn)定時間較小，其單位增益頻率ωu，a的范圍被限定為

βωμ，m≤ωu，a≤ω2p，m

(3)

式中：βωμ，m為閉環(huán)主導(dǎo)極點頻率；ω2p，m為第二極點單位增益帶寬頻率；ωμ，m為主放大器的開環(huán)單位增益頻率；β為閉環(huán)反饋系數(shù)(運算放大器的輸出電壓被反饋到運放輸入的比例分數(shù))，可通過運算放大器的輸入電容Cin、寄生電容Cinpar以及反饋電容Cfb來定義，其表達式為

(4)

典型的增益增強結(jié)構(gòu)如圖2所示.增益增強折疊共源共柵結(jié)構(gòu)通常被選為低電源電壓應(yīng)用的最佳結(jié)構(gòu)，與非折疊共源共柵增益增強結(jié)構(gòu)相比較而言，折疊共源共柵增益增強結(jié)構(gòu)具有更大的輸出擺幅，同時單極滾降頻率響應(yīng)也更好.對于附加放大器而言，主要有單端與全差分兩種結(jié)構(gòu)，單端結(jié)構(gòu)的附加放大器有兩個缺點：1)放大器內(nèi)部的電流鏡會使其增加額外的極點；2)偏置電路會產(chǎn)生噪聲.全差分放大器則需要共模反饋電路(CMFB).

圖1 增益增強共源共柵增益級電路Fig.1 Gain enhancement cascode gain stage circuit

圖2 折疊共源共柵結(jié)構(gòu)的全差分放大器Fig.2 Fully differential amplifier withfolded-cascode structure

2 電路設(shè)計與分析

2.1 參數(shù)規(guī)格

放大器的總相對穩(wěn)定誤差ε是靜態(tài)誤差εs和動態(tài)誤差εd兩者之和，其表達式為

ε=εs+εd

(5)

考慮到放大器被用于電荷轉(zhuǎn)移開關(guān)電容電路中，εs可由有限的直流增益A來獲得，則有

(6)

在此種情況下，εs應(yīng)小于0.2%，取β=0.5，這意味著增益應(yīng)該至少為60 dB.

動態(tài)誤差εd的計算表達式為

(7)

(8)

式中：τ為時間常數(shù)；T為放大器穩(wěn)定時間；GBW為增益帶寬.

為了使εd=0.1%，放大器的穩(wěn)定時間必須小于10 ns.當穩(wěn)定時間T=8τ時，由式(8)可得運算跨導(dǎo)放大器的增益帶寬至少為120 MHz.然而，考慮到轉(zhuǎn)換時間tslew(本文中轉(zhuǎn)換時間約為3τ)，放大器的增益帶寬應(yīng)大于170 MHz.

2.2 主放大器

對于帶有P溝道輸入對的增益增強電路結(jié)構(gòu)而言，其輸入電壓范圍為

VSS≤Vin≤VDD-|VDsat|-|VTP|

(9)

對于帶有N溝道輸入對的增益增強電路結(jié)構(gòu)而言，其輸入電壓范圍為

VSS+VDsat+VTP≤Vin≤VDD

(10)

式中：VSS為接地電壓；VDD為電源電壓；VDsat為飽和漏源電壓；VTP為閾值電壓.

此時輸入電壓的可用范圍約為電源電壓的一半，這在低電壓應(yīng)用中是不可接受的.圖3為本文提出的具有共模反饋電路的運算放大器，在具有軌到軌輸入級[9-10]的常規(guī)緊湊型運算放大器中，N溝道輸入對T1～T2與P溝道輸入對T3～T4并聯(lián)放置，以處理從軌到軌的信號.為了使跨導(dǎo)作為共模輸入電壓常數(shù)的函數(shù)，簡單的前饋方法是應(yīng)用電流開關(guān)T5～T8.電流開關(guān)由兩個晶體管組成，且組成電流開關(guān)的這兩個晶體管的漏極分別與相對應(yīng)的輸入晶體管的漏極相連，例如，圖3中電流開關(guān)T5和T6的漏極分別與輸入晶體管T4與T3的漏極相連；而電流開關(guān)T7、T8分別與輸入晶體管T2、T1的漏極相連.電流開關(guān)通過將電流添加到輸出級的輸出，使輸出級的電流不作為共模輸入電壓的函數(shù)而改變.由于可以使用相對較小的電流開關(guān)晶體管，因此能夠使其對放大器產(chǎn)生的噪聲較小.

圖3 具有共模反饋電路的全差分運算放大器電路圖Fig.3 Fully differential operational amplifier circuit with common mode feedback circuit

對于輸出級的晶體管而言，主要有以下幾個限制條件：1)輸出分支上所有晶體管的飽和電壓之和必須能夠滿足閾值電壓的要求，這體現(xiàn)在電源電壓與輸出電壓之差要大于分支上所有晶體管的飽和電壓與閾值電壓之和，因而導(dǎo)致電壓供應(yīng)與期望的輸出電壓擺動之間有差值；2)級聯(lián)晶體管T17～T20必須擁有足夠高的跨導(dǎo)，從而增大共源共柵放大器的輸出電阻，進而使放大器獲取足夠大的直流增益；3)有源負載T15～T16和T21～T22的飽和電壓必須達到最大值，才能減小有源負載對輸出級造成的噪聲.這些限制條件強調(diào)了在將飽和電壓擬合到電壓余量和最小化噪聲貢獻之間的權(quán)衡.該做法的優(yōu)勢是使級聯(lián)晶體管的跨導(dǎo)達到最大，這不僅增強了放大器的直流增益，同時減小了級聯(lián)晶體管的飽和電壓，從而使有源負載具有更大的飽和電壓，而不超過電壓余量.

2.3 輔助放大器

輔助增益放大器采用具有全差分輸出的折疊共源共柵運算放大器，其分別在頂部和底部輔助放大器中采用N溝道和P溝道差分對.T17～T20的源極柵極電容形成米勒電容，連接在附加放大器的輸入和輸出之間.在折疊節(jié)點處看到的電容從Cgs被提升到(1+Aaux)Cgs，因此需降低運算放大器的相位裕度.

在具有深反饋的高速設(shè)計中，第二極點頻率ω2p通常遠高于第一極點頻率ω1p，使得增益帶寬乘積最優(yōu)化變得復(fù)雜.為了跟蹤其過程變化并增加輔助放大器的主極點頻率，在輔助放大器的輸出端添加額外電容器CC對ωaux微調(diào)[11]，其中，ωaux為輔助放大器的主極點頻率.需要注意的是，最終結(jié)果應(yīng)對CC的價值不敏感，CC只是驗證過程的重要部分.

2.4 偏置電路

為了實現(xiàn)大輸出擺幅，本文采用高擺幅共源共柵偏置電路.同時，由于通過偏置網(wǎng)絡(luò)的電流比通過主放大器的電流小10倍，因而偏置電路產(chǎn)生的功耗較小.

2.5 共模反饋電路

目前，大多數(shù)共模反饋電路主要由差分電路或基于開關(guān)電容的電路構(gòu)成.然而，以開關(guān)電容電路為基礎(chǔ)的共模反饋電路CMFB對于連續(xù)時間系統(tǒng)或高頻應(yīng)用而言并非是最優(yōu)選的，基于對稱和非對稱DDA的CMFB不適用于具有大輸出信號擺幅的系統(tǒng)(尤其是在低電源電壓下)[12].相反，雖然平衡電阻/電容DDA[13]不適合高輸出阻抗系統(tǒng)或在深亞微米技術(shù)制造的電路中，但其可工作在大輸出擺幅電壓下.本文提出了一種共模反饋電路，其包括晶體管T23～T35.在該共模反饋電路中，平衡電阻/電容差分放大器共模反饋結(jié)構(gòu)中的電阻/電容網(wǎng)絡(luò)由晶體管T23～T28組成的晶體管網(wǎng)絡(luò)代替，其可以感測輸出共模電平而不改變系統(tǒng)輸出端的阻抗.由于信號從運算放大器的輸出端outp和outn傳遞到晶體管T32的柵極時中間只經(jīng)過源跟隨器，因此，晶體管T32的柵壓VG(T32)隨著輸出共模電壓的增加而增加.由于晶體管T23～T28為互補型CMOS晶體管，因此能夠保證在全擺動范圍內(nèi)檢測輸出共模電平，而不將晶體管T31～T35之中的任何一個晶體管拉離飽和區(qū).此外，由于在晶體管T23～T28所組成的晶體管網(wǎng)絡(luò)中，其所有節(jié)點的等效阻抗均比較低，因而不對電路的穩(wěn)定性造成影響.與其他共模反饋電路相比較而言，該共模反饋電路的線性輸入范圍更大，輸出共模電壓誤差最小，同時輸出擺幅最大，且不改變運算放大器的輸出阻抗.

3 仿真結(jié)果

工藝參數(shù)、電源電壓和工作溫度的變化對深亞微米集成電路的使用與性能有著較大的影響，本文用PVT(precess voltage temperature)仿真方法來對文中的放大器電路進行仿真.PVT仿真是將電路在不同工藝、電壓、溫度組合下對電路進行仿真的方法，其已經(jīng)成為在模擬電路和射頻電路等設(shè)計中不可缺少的電路仿真方法.本文在1.05、1.20和1.35 V電源電壓下對所有5個工藝角SS(slow-slow)，SF(slow-fast)，TT(typical-typical)，F(xiàn)F(fast-fast)以及FS(fast-slow)和3種不同溫度0、27以及75 ℃進行了模擬研究.表1為仿真結(jié)果，其顯示了在寬溫度范圍和不同電源電壓下OTA在不同工藝角下的性能.

圖4為在不同工藝角下，放大器增益隨輸入電壓的變化曲線.由圖4可以看出，對于所有的工藝角，運算放大器的增益均為常數(shù).在典型情況下，通過軌到軌輸入電壓實現(xiàn)82 dB的直流增益.此外，電路的AC分析仿真結(jié)果顯示了放大器的增益帶寬為477 MHz，且當負載為1 pF時其相位裕度約為60°，放大器的總功耗約為4.8 mW，如圖5所示.

表1 模擬結(jié)果數(shù)據(jù)Tab.1 Simulation result data

圖4 不同工藝角下增益隨輸入電壓的變化曲線Fig.4 Change curves for gain with input voltageunder different process angles

圖5 增益與相位隨頻率的變化曲線Fig.5 Change curves for gain andphase with frequency

在閉環(huán)配置中模擬運算放大器的穩(wěn)定行為，圖6為運算放大器的階躍響應(yīng)圖，其顯示了運算放大器的穩(wěn)定性能，其中，ΔV表示對應(yīng)工藝角下瞬態(tài)響應(yīng)電壓與輸入階躍信號電壓的差值.瞬態(tài)仿真結(jié)果顯示，當輸入電壓為0.4 V，放大器穩(wěn)定時間為10 ns時，在正常角下放大器穩(wěn)定精度為0.05%，而最壞角和最好角下穩(wěn)定精度分別為0.5%和0.03%.

圖6 運算放大器階躍響應(yīng)Fig.6 Step response of operational amplifier

表2列舉了不同文獻中提出的運算放大器與本文提出的運算放大器的性能參數(shù)值.由表2中數(shù)據(jù)可知，本文提出的全差分結(jié)構(gòu)放大器與其他文獻提出的運算放大器相比，具有較高的增益帶寬及較低的功耗，其在低功率下的高增益帶寬使其成為了高頻應(yīng)用的適當選擇.

4 結(jié) 論

本文提出了一種采用了65 nm CMOS工藝技術(shù)的具有軌到軌輸入級的運算放大器，其在1.2 V的電源電壓下具有477 MHz的帶寬.同時，對于正常角在1 pF的負載下，直流增益為82 dB，相位裕度為60°，高增益和高增益帶寬使其成為無線通信和其他高頻應(yīng)用的正確選擇，這項工作將用于可編程模擬正弦波發(fā)生器設(shè)計中.

表2 不同文獻中放大器性能比較Tab.2 Comparison in performance of amplifiers in different references

[1] Liu Y T，Xing D Y，Wang Y，et al.A low power dissipation high-speed CMOS image sensor with column-parallel sigma-delta ADCs [J].Microelectronics Journal，2015，46(9)：860-868.

[2] Kumngern M，Khateb F，Kulej T.Fully-balanced four-terminal floating nullor for ultra-low voltage analogue filter design [J].Iet Circuits Devices & Systems，2017，11(2)：173-182.

[3] Abolhasani A，Tohidi M，Hadidi K.A new high-speed，high-resolution open-loop CMOS sample and hold [J].Analog Integrated Circuits and Signal Processing，2014，78(2)：409-419.

[4] Liu Y C，Chang H Y，Huang S Y.Design and analysis of CMOS high-speed high dynamic-range track-and-hold amplifiers [J].IEEE Transactions on Microwave Theory & Techniques，2015，63(9)：2841-2853.

[5] Yun C.On the operation of CMOS active-cascode gain stage [J].Journal of Computer & Communications，2013(6)：18-24.

[6] Musa R，Yusoff Y，Tan K Y，et al.Design of single-stage folded cascode gain boost amplifier for 100 mW 10-bit 50 ms/s pipelined analog-to-digital converter [C]//IEEE International Conference on Semiconductor Electronics.Kuala Lumpur，Malaysia，2006：800-804.

[7] Schl?gl F，Zimmermann H.OPAMP with 106 dB DC gain in 120 nm digital CMOS [C]//Proceedings of the 29th European Conference on Solid-State Circuits.Estoril，Portugal，2003：381-384.

[8] Sancarlo I D，Giotta D，Baschirotto A，et al.A 65-nm 84-dB-gain 200-MHz-UGB CMOS fully-differential three-stage amplifier with anovel common mode control [C]//Proceedings of the 34th European Confe-rence on Solid-State Circuits.Edinburgh，UK，2008：314-317.

[9] Perenzoni M，Parmesan L，Stoppa D.A robust，power and area-efficient gm-control for low-noise operational amplifiers [J].Analog Integrated Circuits and Signal Processing，2015，82(1)：209-216.

[10]Rezaei F，Azhari S J.Rail-to-rail input/output operational transconductance amplifier (OTA) with high CMRR and PSRR [J].Electrical Engineering，2012，94(3)：165-175.

[11]Guo S，Xi T，Gui P，et al.A transformer feedback-boosting technique for gain improvement and noise reduction in mm-wave cascode LNAs [J].IEEE Tran-sactions on Microwave Theory & Techniques，2016，64(7)：2080-2090.

[12]Mak P I，Liu M，Zhao Y.Enhancing the performances of recycling folded cascode OpAmp in nanoscale CMOS through voltage supply doubling and design for reliability [J].International Journal of Circuit Theory & Applications，2014，42(6)：605-619.

[13]Guo B，Chen J，Jin H.A linearized common-gate low-noise amplifier using active cross-coupled feedback technique [J].Analog Integrated Circuits & Signal Processing，2016，89(1)：1-10.

DesignoflowpowerCMOSoperationalamplifierwithfullydifferentialstructure

XIAO Ying-hui
(Wuhan College, Zhongnan University of Economics and Law, Wuhan 430000, China)

In order to reduce the influence of low supply voltage and short channel effect on the amplifier and obtain an amplifier with low voltage and high gain, a fully differential operational transconductance amplifier (OTA) based on a 65 nm CMOS technology was proposed. A folded-cascode structure with a gain enhancement technology was adopted, which made the amplifier have a rail to rail input and large output swing characteristics and such advantages as high speed, high gain and low power. The circuit simulation results show that the DC gain is 82 dB, the gain bandwidth is 477 MHz and the phase margin is 59°. In addition, the settling time is 10 ns and the settling accuracy is 0.05% under the normal process angle, while the power consumption is only 4.8 mW.

CMOS integrated circuit; gain enhancement; operational transconductance amplifier; high speed; high gain; low power; folded-cascode structure; high gain bandwidth

2017-04-01.

中國博士后科學(xué)基金資助項目(2015T80797).

肖瑩慧(1982-)，女，湖北武漢人，講師，碩士，主要從事集成電路與功率集成技術(shù)，人工智能與軟件工程等方面的研究.

* 本文已于2017-10-25 21∶13在中國知網(wǎng)優(yōu)先數(shù)字出版. 網(wǎng)絡(luò)出版地址： http：∥www.cnki.net/kcms/detail/21.1189.T.20171025.2113.060.html

10.7688/j.issn.1000-1646.2017.06.13

TN 432

A

1000-1646(2017)06-0670-05

(責任編輯：鐘 媛 英文審校：尹淑英)