付予　朱旭斌　熊園園

（航天標準化與產品保證研究院，北京，100071）

歐洲空間標準化合作組織 （ECSS）為確?？臻g項目在歐空局、其他國家空間局和歐洲工業(yè)協(xié)會等機構的共同合作下順利完成，制定了體系完備的、針對空間項目特點的一套標準。ECSS標準化活動涉及空間項目管理、空間產品保證和空間工程等3個分支，3條主線清晰，項目管理、產品保證和工程技術并重[1]。其中，產品保證標準規(guī)定了空間產品保證活動的管理和實施方面的要求，包括產品保證管理 （Q-10），質量保證 （Q-20），可信性 （Q-30），安全性 （Q-40），EEE元器件（Q-60），零件、材料和工藝 （Q-70），軟件產品保證 （Q-80）等7個系列標準。而Q-60系列又包括6類標準：①ASIC（專用集成電路）和FPGA（現(xiàn)場可編程門陣列）集成電路研發(fā) （Q-ST-60-02）；②混合集成電路采購要求（Q-ST-60-05）；③MMIC芯片設計、選擇、采購和應用 （Q-ST-60-12）；④COTS（商用貨架產品）器件保證（Q-ST-60-13）；⑤超期再用程序 （Q-ST-60-14）；⑥輻射加固保證 （Q-ST-60-15）。以 ASIC和FPGA為代表的集成電路，在空間產品中得到了大量應用，相應的產品保證標準為歐洲空間產品用ASIC與FPGA產品保證工作提供了重要依據[2]。

1　ASIC與FPGA研發(fā)主要內容

1.1　總體構成

ECSS將宇航用ASIC與FPGA研發(fā)作為空間產品保證分支的重要組成部分，包括兩項標準化文件：①Q-ST-60-02ASIC與FPGA研發(fā)標準；②Q-HB-60-02ASIC與FPGA輻射減緩技術手冊。標準作為產品保證工作的指導框架，而手冊作為標準的補充，從用戶的角度詳細介紹了具體技術，兩者相互依賴、相互補充，共同完成ASIC與FPGA研發(fā)的產品保證工作。

1.2　ASIC與FPGA研發(fā)標準架構

Q-ST-60-02ASIC與FPGA研發(fā)產品保證標準主要側重于3大方面：項目管理 （M）、工程實施 （E）和質量保證 （Q）?！绊椖抗芾怼钡闹饕獋戎攸c在于計劃的管理，包括控制計劃、研發(fā)計劃、核實計劃以及設計驗證計劃等，除此之外，對經驗總結報告也進行了要求；“工程實施”主要通過示例對一般開發(fā)流程進行描述，并對開發(fā)過程中，各個流程的要求進行明確；“質量保證”主要內容參照Q-20質量保證方法進行，在此基礎上增加工作總結會議相關內容。

ECSS作為一個完整標準架構，存在大量引用情況。以Q-ST-60-02為例，在項目管理章節(jié)中大量引用項目管理 （M）中的M-ST-10項目計劃和執(zhí)行的內容；在質量保證章節(jié)中大量引用Q-ST-20內容。而Q-ST-60-02標準本身更加側重于整個保證工作架構的建立，具體保證工作涉及的技術通過技術手冊 （Q-HB-60-02）進行描述。

2　ASIC與FPGA輻射減緩技術手冊

減緩技術是指針對輻射影響采取的減輕輻射影響的措施。ASIC與FPGA輻射減緩技術手冊，是用來指導用戶在復雜環(huán)境下 （輻射）合理設計ASIC與FPGA的指導手冊，是ASIC與FPGA產品保證標準的重要補充，為產品保證工作的開展提供技術指導。從工藝選擇到布局布線，從電路級設計到系統(tǒng)架構及設計，包含了數(shù)字電路、模擬電路以及混合信號電路，覆蓋面十分廣泛。具體來講，可以劃分為3個模塊：總體概要、減緩技術和驗證方法。

“總體概要”主要介紹了空間產品的輻射環(huán)境情況和可能出現(xiàn)的輻射效應，如TID（電離總劑量）、SEU（單粒子翻轉）、SET（單粒子鎖定）、SEL（單粒子閂鎖）、MBU（單粒子多位翻轉）等失效機理，并針對不同輻射效應介紹了基本的加固策略，對輻射的基本概念及抗輻射加固的基本知識進行了簡單描述。

“減緩技術”按照設計開發(fā)流程的不同階段進行介紹，從輻照環(huán)境及其影響、設備加固策略、技術選擇及工藝水平、布局、模擬電路設計、嵌入式存儲器、抗輻射ASIC庫、數(shù)字電路設計、SoC（片上系統(tǒng)）設計、FPGA設計、軟件實現(xiàn)容錯技術、系統(tǒng)架構設計和驗證方法等方面介紹相關內容及可采取的減緩技術。每項減緩技術均從4個方面進行介紹：概念、可獲得數(shù)據（包括仿真數(shù)據、輻射試驗數(shù)據、飛行過程數(shù)據）、效益和已知問題，為工程師開展ASIC與FPGA產品保證工作提供指導。

“驗證方法”主要介紹輻射仿真試驗，通過仿真試驗對減緩技術的容錯能力進行檢驗。通過對輻射環(huán)境的仿真模擬和加速試驗，進一步驗證。

手冊一共設置了13個章節(jié)對具體減緩技術進行介紹，歸納之后可以劃分為4個層級：①制造工藝級；②物理布局級；③電路結構級；④系統(tǒng)架構級。并在每個層級介紹減緩技術對哪些具體的輻射影響進行改善，如圖1所示。

2.1　制造工藝級

制造工藝級的減緩技術一般稱為輻射加固工藝 （RHBP），這些技術處理受2個主要因素的影響：TID（總劑量效應）和SEE（單粒子效應）。手冊討論了TID和SEE技術縮放的影響。致力于減少TID影響的解決方案，專注于修改絕緣體的性能和在有源區(qū)域附近界面的摻雜水平。同時，給出了減緩技術和輻射效應的總結。

圖1　減緩技術等級劃分

制造工藝級的減緩技術主要包括：外延層、絕緣襯底上的硅 （SOI）、三阱、掩埋層、干熱氧化和注入氧化物等。手冊對每一種技術的概念、可用的測試數(shù)據、附加價值、已知問題和主要特性進行了總結和分析，并給出大量數(shù)據和實際案例?！巴庋訉印蓖ㄟ^重摻雜P+襯底和N阱之間的較高電阻率阻擋層，從而降低閂鎖的風險?！癝OI”襯底架構可以提高器件密度并消除寄生器件的電流路徑，一般按照絕緣層和襯底之間的距離可以分為完全耗盡SOI和部分耗盡SOI，兩種性質略有不同。在SRAM （靜態(tài)存儲器）中，“三阱”工藝已被用來降低SEU和SEL的靈敏度?！把诼駥印睂椛涞挠绊懕容^大?！案蔁嵫趸敝饕墙鉀QTID引發(fā)的凈正電荷。 “注入氧化物”可以增強TID硬度，一般使用注入氟的方式來加固氧化層。表1是制造工藝級減緩技術及其處理的輻射效應，“√”表示該減緩技術對該輻照效應有效果。

表1　制造工藝級減緩技術總結

2.2　物理布局級

這里介紹應用于集成電路布局方面的相關技術來減緩輻射影響。通過修改晶體管的形狀或者插入保護材料，來減少TID和閂鎖現(xiàn)象。同時，SET和SEU效應也相對減輕。對于TID效應，減小氧化層厚度是一個最有效的方法，通常采用的方法是封閉布局晶體管 （ELT）。對于SEL強化，普遍做法是通過在MOS晶體管周圍插入觸點和保護環(huán)，從而降低閂鎖的風險。表2是物理布局級減緩技術及其處理的輻射效應，“√”表示該減緩技術對該輻照效應有效果。

表2　物理布局級減緩技術總結

物理布局級的減緩技術主要包括：環(huán)形/封閉形柵晶體管、觸點和保護環(huán)、虛擬晶體管以及改善晶體管柵極W/L比例尺寸。“環(huán)形或封閉布局晶體管”通過減小漏極的面積可以減小器件的橫截面，從而降低SET和SEU的輻照影響?！坝|點和保護環(huán)”通過降低兩個寄生晶體管的增益并減小寄生阱和襯底電阻，可以防止發(fā)生閂鎖，同時，NMOS器件周圍的保護環(huán)通常有助于減緩TID，保護環(huán)也減輕SET效應。“虛擬晶體管”可以使用三晶體管 （3T）逆變器來減小大的SET效應，并提出一種新的RHBD技術來產生額外的SET減緩。 “改善晶體管柵極W/L比例尺寸”用于降低組合邏輯電路中軟錯誤失效率的成本效益。

2.3　電路結構級

2.3.1嵌入式存儲器

存儲單元 （例如SRAM單元、鎖存器、觸發(fā)器）對輻射的影響比較敏感，主要是SEU。因為大多數(shù)數(shù)字設計都包含大量以陣列形式組織的存儲器單元 “內存塊”，基于空間冗余的減緩策略通常是不夠的，不能適應IC（集成電路）面積和功率要求?，F(xiàn)有技術中的替代解決方案可以分為2類：①追求加固位存儲單元；②旨在恢復出現(xiàn)在存儲單元陣列數(shù)據組中的位錯誤。所有這些技術都有其優(yōu)點和缺點，因此并沒有十全十美的解決方案。根據所需的魯棒性水平和任務的限制，設計者可以找到最佳的解決方案。

“加固位存儲單元”主要方法有：電阻、電容加固、IBM加固、HIT加固、DICE加固、NASA-Whitaker加固和 NASA-Liu加固等?！盎謴统霈F(xiàn)在存儲單元陣列數(shù)據組中的位錯誤”主要涉及到存儲陣列中的比特交織和數(shù)據清理的技術。表3是嵌入式存儲器輻射效應減緩，“√”表示該減緩技術對該輻照效應有效果。

2.3.2模擬電路

手冊在本節(jié)介紹了模擬電路抗輻照所采取的基本方法，在混合信號系統(tǒng)中，單粒子撞擊會產生與正常信號產生競爭的瞬態(tài)信號 （SET），干擾電路的正常功能。然而，在模擬和混合信號電路中不存在對于軟錯誤的標準度量，因為單個粒子碰撞的影響取決于電路拓撲、電路類型和工作模式。通常選擇犧牲面積和功率的方式，而增加電容、器件尺寸和電流驅動能力，以增加SET所需的關鍵電荷的數(shù)量，有時也稱為模擬電路的單粒子瞬時效應 （ASET）。表4是模擬電路輻射效應減緩，“√”表示該減緩技術對該輻照效應有效果。

表3　嵌入式存儲器輻射效應減緩

表4　模擬電路輻射效應減緩

手冊從9個方面進行闡述：①節(jié)點分離（NodeSeparation）與交錯布局（Inter-digitation）； ②模擬冗余 （Analogue redundancy）；③電阻去耦（resistive decoupling）；④濾波；⑤帶寬、增益、運行速度和性能的修改；⑥減少薄弱環(huán)節(jié) （window of vulnerability，WOV）；⑦減少高阻抗節(jié)點 （high impedance nodes）；⑧差分設計；⑨雙路徑加固。

無論采用何種技術，減緩措施都涉及以下一種或兩種情況：①增加產生模擬電路的單粒子瞬時效應所需的臨界電荷 （Qcrit）；②減少合金結合處收集的電荷量 （Qcol）。

增加臨界電荷一般需要通過布局來實現(xiàn)設計級減緩技術。增加臨界電荷 （Qcrit）的主要方法有：①增加晶體管尺寸；②增加驅動電流；③增加電源電壓；④增加電容器。

減少設備連接處收集的電荷量可能涉及修改布局，例如：①使用諸如保護環(huán)之類的布局方案，在MOS周圍使用n型環(huán)、襯底分接環(huán)和嵌套少數(shù)載體保護環(huán)用于雙極結構，如SiGeHBT技術；②基板工程；③在絕緣體上硅 （SOI）上使用非常薄的硅層；④在HBT器件中添加虛擬集電極以收集電荷；⑤使用增加的襯底和良好的接觸 （降低襯底和阱阻抗）。

2.3.3數(shù)字電路

手冊在本節(jié)介紹了針對數(shù)字設計的容錯技術，主要應用于電路架構層，即硬件描述語言（HDL）中，模塊層級的容錯設計。模塊內部減緩和更復雜的電路級減緩技術在本文2.4.1“SoC”節(jié)中介紹。保護數(shù)字電路免受輻射影響的最佳解決方案通常有幾種減緩技術的組合。表5為數(shù)字電路減緩技術總結，“√”表示該減緩技術對該輻照效應有效果。

表5　數(shù)字電路減緩技術總結

基于數(shù)字電路的容錯技術要么基于空間冗余，要么時間冗余，要么基于兩者。這些技術側重于非損傷性 SEE（non-destructive SEE），包括：SET、SEU和其他。由TID導致的錯誤不能用這些技術來減緩。之后介紹了三種針對獨立存儲器單元（individual memory cells）的減緩技術，存儲器單元陣列 （array of memory cells）和信息冗余對于數(shù)字電路設計者也是重要的。

“空間冗余”——資源被復制，以并行處理同一任務，下游設置比較電路負責錯誤檢測和最終錯誤校正，如SEU產生的錯誤。

“時間冗余”——信號在不同時刻采樣（或執(zhí)行完整功能），通過比較電信號甄別輻射產生的瞬變和干擾。

“加固存儲器單元”——存儲單元通常占數(shù)字電路總硅面積的很大一部分。因此，設計人員必須特別小心，以確保其輻射魯棒性符合任務標準。一種合適的解決方案是通過抗輻射加固的存儲器來替換存儲單元 （例如觸發(fā)器、寄存器或鎖存器）。

“內存模塊強化”——為了防止輻射導致存儲器單元陣列中的 “數(shù)據塊”中不只一位發(fā)生的錯誤，可以在存儲器塊級別實施減緩技術，試圖避免 “數(shù)據塊”的位太靠近，導致彼此之間，被相同的輻射事件改變。

“信息冗余”——通過檢錯碼和糾錯碼能夠保護存儲單元陣列中的數(shù)據塊免受輻射效應的影響。

2.3.4ASIC抗輻射庫

大多數(shù)提出專門的抗輻照工藝的代工廠由于軍事和航空航天客戶的需求減少、缺乏商業(yè)上的訂單，逐漸呈萎縮態(tài)勢。然而，目前有另一種解決辦法，即：加固基本的功能單元，可以納入商用ASIC加工制造流程中。此舉有諸多優(yōu)點如：①獨立的代工廠；②先進的深亞微米技術；③高性能；④低功耗；⑤低成本；⑥體積、質量小。

“加固基本功能單元”被封裝打包后為ASIC設計者使用，也就是各種的 “ASIC庫”，是通過結合布局部分、模擬電路部分、嵌入式存儲器部分所列出的幾種技術來實現(xiàn)的。手冊介紹了一些眾所周知的被用來開發(fā)空間ASIC的抗輻照庫，并作為例子進行闡述。主要包括：①IMEC抗輻射效應庫；②CERN0.25μm抗輻射效應庫；③BAE0.15μm抗輻射效應庫；④RamonChips 0.18μm和 0.13μm抗輻射效應庫；⑤Cobham 600nm、250nm、130nm和90nm抗輻射效應庫；⑥Atmel公司相關抗輻射效應庫，等。

2.4　系統(tǒng)架構級

2.4.1SoC

隨著用于制造集成芯片技術的發(fā)展，單個芯片變得越來越復雜。這是由混合信號的應用和RF工藝技術的發(fā)展而造成的，SoC設計過程中可以將數(shù)字、模擬模塊和混合信號結合起來。因此，當開發(fā)芯片上的輻射加固系統(tǒng)時，也需要過去由PCB或系統(tǒng)設計者負責的設計專業(yè)知識。針對SoC還需要特殊的預防措施，以達到指定的抗輻射要求。具體的減緩技術主要包括：①糾錯碼、存儲模塊的加固；②數(shù)據傳輸路徑中過濾SET脈沖；③設置看門狗定時器；④混合信號電路中的三模冗余，等。表6是SoC減緩技術總結，“√”表示該減緩技術對該輻照效應有效果。

2.4.2FPGA

現(xiàn)場可編程門陣列 （FPGA）是一種集成電路，F(xiàn)PGA中最基本的模塊為邏輯單元，邏輯單元可以被配置為執(zhí)行復雜的組合邏輯和時序邏輯。最先進的FPGA芯片還整合了嵌入處理器、DSP（數(shù)字信號處理器）和高速通信接口。

表6　SoC減緩技術總結

目前主流FPGA主要有反熔絲型FPGA和基于SRAM或Flash的存儲單元。

a）反熔絲型FPGA，盡管熔斷器的初始條件是低電阻路徑，并且被設計為永久斷開導電路徑，但反熔斷開始于高電阻，并且當通過反熔絲的電流超過一定水平時，就會產生設計的電路。這種技術的缺點是配置不可逆。然而，就輻射耐受而言，這是一個優(yōu)點，因為配置層不受輻射的影響。

b）基于SRAM或Flash的存儲單元具有可重新配置的優(yōu)點，可以實現(xiàn)FPGA的配置。它可能對輻射有更多的敏感性。事實上，在使用擾動位的情況下，配置存儲器中發(fā)生的位翻轉會對應用產生影響。這樣的永久性突變可能因此產生嚴重的后果，所以對FPGA重新配置是恢復標稱配置是必需的。

由于FPGA旨在承載用戶的數(shù)字設計，因此數(shù)字電路部分和SoC部分中描述的大部分減緩技術也適用于FPGA。本節(jié)包含一系列專門針對FPGA的減緩技術，主要是基于三模冗余技術及其不同配置，以及基于可靠性布局布線算法（RoRA），嵌入式處理器的保護和對配置存儲器的重置等。表7是FPGA減緩技術總結，“√”表示該減緩技術對該輻照效應有效果。

表7　FPGA減緩技術總結

2.4.3軟件實現(xiàn)容錯技術

軟件實現(xiàn)容錯技術 （SIFT）是允許軟件檢測并糾正可能影響軟件運行的硬件的故障。SIFT主要包含3個部分：指令級冗余、任務級冗余和應用級冗余。

對于基于處理器的體系結構，硬件資源通常十分有限，采用空間冗余的方法通常會有限制，而時間冗余可以是處理非破壞性SEE的可行的解決方案。一般的想法是在比較結果之前，在同一個處理單元上多次執(zhí)行應用軟件的檢測程序，這樣可以通過有限的硬件開銷，在增加時間開銷的基礎上，實現(xiàn)糾錯、檢錯。這一減緩技術意味著電子系統(tǒng)所使用的軟件需要重新設計，盡管這些修改并不總是適用于所有類型的軟件。

SIFT可以應用于COTS處理器件，或IP嵌入空間的ASIC或FPGA處理器。通過增加時間冗余的方法實現(xiàn)容錯：①軟件對硬件故障的檢測，例如，看門狗定時器實現(xiàn)專用芯片并行工作的處理器上運行軟件的篩選功能；②從硬件中刪除故障產生的因素，并將系統(tǒng)恢復到健康狀態(tài)。例如，通過將系統(tǒng)狀態(tài)重置到先前保存的良好運行狀態(tài)。

3　系統(tǒng)架構

片外減緩技術指的是減少輻射對電子設備的影響而產生解決方案，由片外的硬件、軟件共同實現(xiàn)。對于軟件層面上實現(xiàn)的減緩，軟件實現(xiàn)容錯部分有詳細描述。本節(jié)介紹了幾種針對硬件的解決方案，以減輕各種輻射效應。主要包括屏蔽、看門狗定時器、限流開關、空間冗余以及重新啟動等方案。

“屏蔽”的目的是減少粒子能量撞擊集成電路的敏感區(qū)域。通常，空間應用都使用集成電路的屏蔽包和系統(tǒng)的屏蔽蓋。這樣的解決方案是解決許多類型的危害可能 （例如：TID、SET、SEL或SEFI），但對于來自太陽離子和質子的危害并不十分有效。

“外部硬件保護和恢復技術”是有針對性地添加一些硬件監(jiān)控系統(tǒng)。如：限流開關監(jiān)測系統(tǒng)的電流消耗檢測潛在的SEL，看門狗定時器能夠恢復SEFI（單粒子功能中斷）。

“空間冗余”根據可用性和可用硬件資源的任務要求，設計人員可以在雙工拓撲或三模冗余（TMR）這兩種體系結構之間進行選擇。雙工器使用硬件資源增加一倍，僅限于故障檢測。在這種情況下，故障糾正通常是通過再次處理數(shù)據來實現(xiàn)的，這意味著時間開銷。TMR架構是使用初始硬件資源的三倍，并提供無需時間開銷的故障檢測和校正。

4　驗證方法

本節(jié)主要介紹了故障注入方法及輻射仿真試驗?！肮收献⑷搿笔菑木w管、門電路、設備和系統(tǒng)等4個層級進行試驗，考驗容錯能力；對實際工作環(huán)境進行仿真，不同的輻射源和試驗可以用來驗證產品的水平，了解在惡劣環(huán)境 （輻射）下如何執(zhí)行程序是很有必要的；并介紹了各航天機構發(fā)布的標準，如ESCC25100《單粒子效應試驗標準》、ESCC22900《穩(wěn)態(tài)總劑量輻射試驗方法》、MIL-STD-883/1019.4《微電子器件試驗方法和程序》等?，F(xiàn)實生活中需要長時間的接近真實環(huán)境的試驗研究。

可以將輻射仿真試驗概括為：①實際工作環(huán)境試驗（在空中或地面）——混合種類廣泛的能譜，聯(lián)合效應 （TID，DD及SEE），全方位的環(huán)境，實際的粒子通量率；②地面加速試驗——單粒子種類，單能譜，單效應，單向環(huán)境，加速粒子速率/通量。

5　ASIC與FPGA產品保證標準的發(fā)展與建議

以ASIC與FPGA為代表的集成電路在航天產品中應用廣泛。近幾年，F(xiàn)PGA更是大規(guī)模的應用于航天型號，為了滿足性能上的要求，最先進的FPGA芯片整合了嵌入處理器、DSP和高速通信接口等資源，進一步對產品保證工作提出了新要求。各國宇航機構出臺了相關產品保證標準作為配套，而具體形式也逐漸多樣化，從最早的標準只搭建架構并設計一些管理方法，發(fā)展到在標準的基礎上通過發(fā)布技術手冊，對具體的關鍵技術進行闡述。僅在2017年ECSS就發(fā)布了3份不同領域的技術手冊，與發(fā)布的標準數(shù)量基本持平。手冊將用戶關心的技術問題進行深入講解，開展橫向比較，為用戶明確“關注什么問題”，“問題可以怎么解決”和 “怎么解決最適合”這三個問題。一方面填補了標準的技術空白，深化了標準的深度；另一方面手冊的編制以用戶需求為導向，增加了可行性與實用性[3]。

本文從ECSS保證標準入手，重點介紹了歐洲宇航ASIC與FPGA輻射減緩技術手冊，技術手冊從用戶的角度出發(fā)，詳細介紹了輻射減緩技術，作為標準的技術補充，技術手冊越來越多的應用于ECSS標準體系中。就ASIC與FPGA產品保證工作而言，各國宇航機構對輻射減緩技術均十分重視，在研究具體輻射減緩技術的同時，也通過發(fā)布標準、技術手冊的方式指導產品保證工作的開展，如ESCC22900、MIL-STD-883/1019.4、JEDECJESD57等。2012年，航天科技集團發(fā)布了Q/QJA20003-2012《宇航用FPGA抗電離總劑量輻照試驗指南》與Q/QJA20006-2012《宇航用SRAM型FPGA單粒子效應試驗方法》，對宇航用FPGA輻照試驗進行了規(guī)定，但只是針對SRAM型FPGA，其他類型如反熔絲型、FLASH型則沒有涉及，并且對FPGA產品保證工作還未發(fā)布宇航標準。

為此，筆者對我國的ASIC與FPGA產品保證工作提出幾點建議：①編制并發(fā)布針對ASIC與FPGA保證工作的標準化文件；②以軍民融合為契機，引導商業(yè)資源投入到抗輻照技術研發(fā)，如ASIC抗輻射加固庫；③加強相關理論研究，將理論轉化為實際應用，如RoRA算法的應用。從標準發(fā)布、技術研發(fā)、理論研究和政策環(huán)境等多維度發(fā)力，促進我國宇航用ASIC與FPGA保證工作。

附表　文中符號縮寫對照表