新思科技數(shù)字和定制設(shè)計平臺通過了TSMC最先進(jìn)的5nm EUV工藝技術(shù)認(rèn)證。該認(rèn)證是多年廣泛合作的結(jié)果，旨在提供更優(yōu)化的設(shè)計解決方案，加快下一代設(shè)計的發(fā)展進(jìn)程。

Design Compiler Graphical綜合工具經(jīng)過了嚴(yán)格的5nm啟用驗證，并證明了與IC CompilerTMII布局布線工具在時序、面積、功耗和布線擁塞方面的相關(guān)一致性。Design Compiler Graphical 5nm創(chuàng)新技術(shù)可以實現(xiàn)最佳性能、最低功耗和最優(yōu)面積，這些新技術(shù)包括過孔支柱優(yōu)化、多位庫和引腳接入優(yōu)化。

IC Compiler II的增強(qiáng)功能是滿足設(shè)計密度要求的關(guān)鍵。在優(yōu)化過程中可內(nèi)在地處理復(fù)雜的、多變量以及二維的單元布局，同時最大限度提高下游可布線性以及整體的設(shè)計收斂。

新思科技PrimeTime時序分析和signoff解決方案中的POCV分析已得到增強(qiáng)，能夠準(zhǔn)確地捕獲由于工藝縮放和通常用于實現(xiàn)能源效率而采用的低電壓操作導(dǎo)致的非線性變化。此外，PrimeTime物理感知ECO已擴(kuò)展到能夠支持更復(fù)雜的版圖規(guī)則，以改善擁塞、布局和引腳接入感知。