施宇根，李少甫，2，* ，齊藝軻

1.西南科技大學(xué) 信息工程學(xué)院，綿陽 621010

2.中國(guó)空氣動(dòng)力研究與發(fā)展中心 氣動(dòng)噪聲控制重點(diǎn)實(shí)驗(yàn)室，綿陽 621900

集成電路芯片是航天技術(shù)發(fā)展的基石，隨著大規(guī)模集成電路的高速發(fā)展，高精度的制造技術(shù)和小型化的器件使得更大規(guī)模集成電路占據(jù)更小的面積［1］。但在輻射環(huán)境中，各種高能粒子(重粒子、質(zhì)子、中子、α 射線等)［2］會(huì)對(duì)電路造成嚴(yán)重的破壞，電路的可靠性甚至電子設(shè)備的正常工作都受到了嚴(yán)重影響。輻射粒子對(duì)集成電路造成的影響可大致分為總劑量效應(yīng)(Total Ionizing Dose，TID)和單粒子(Single Event Effects，SEU)效應(yīng)［3-4］。其中不會(huì)對(duì)電路造成持久影響的錯(cuò)誤被稱為軟錯(cuò)誤，相應(yīng)的輻射粒子對(duì)電路造成永久不可恢復(fù)的錯(cuò)誤稱為硬錯(cuò)誤。而一般軟錯(cuò)誤是影響電路可靠性的主要因素［5-6］。

自20世紀(jì)70年代以來，根據(jù)美國(guó)國(guó)家地球物理數(shù)據(jù)中心(National Geophysical Data Center，NGDC)統(tǒng)計(jì)，空間輻射效應(yīng)是使得航天器發(fā)生故障的主要因素。同時(shí)存儲(chǔ)器在一個(gè)芯片中占據(jù)了30%的面積，而在集成電路系統(tǒng)級(jí)芯片(SoC)中存儲(chǔ)器所占面積更是超過了60%［7］，且存儲(chǔ)器失效相對(duì)于邏輯門更加敏感，存儲(chǔ)器的可靠性成為航天器正常工作的關(guān)鍵一環(huán)。

集成電路加固技術(shù)主要有工藝級(jí)、電路級(jí)、版圖級(jí)和系統(tǒng)級(jí)加固。在系統(tǒng)級(jí)加固方面，漢明碼作為一類典型的單糾錯(cuò)雙檢錯(cuò)(Single Error Correction-Double Error Detection，SEC-DED) 編碼［8］被廣泛應(yīng)用并衍生出了許多改進(jìn)方法，例如最小列奇重量編碼［9］減小了碼字重量使得該糾錯(cuò)碼相對(duì)于漢明碼提升了可靠性并減少了功耗。

集成電路中各單元之間的距離變小使得單粒子事件發(fā)生多位翻轉(zhuǎn)的概率增加，為此許多學(xué)者開始了探索糾正存儲(chǔ)器的多位翻轉(zhuǎn)的糾錯(cuò)方法，內(nèi)建電流探測(cè)器(Built In Current Sensors，BICS)［10］結(jié)合SEC-DED或奇偶校驗(yàn)碼對(duì)存儲(chǔ)器進(jìn)行糾錯(cuò)，該方法對(duì)硬件結(jié)構(gòu)進(jìn)行調(diào)整，減少冗余位同時(shí)糾正多位錯(cuò)誤;矩陣碼(Matrix Code，MC)［11-12］在其每一行使用漢明碼，而每一列使用奇偶校驗(yàn)碼，使得糾錯(cuò)碼在低功耗的情況下有更高的覆蓋率，同時(shí)可以糾正2位錯(cuò)誤;二維糾錯(cuò)碼［13］針對(duì)單個(gè)碼字構(gòu)造出了可糾錯(cuò)多位錯(cuò)誤的低復(fù)雜度檢錯(cuò)和糾錯(cuò)電路;修正矩陣碼(Modified MC，MMC)是對(duì)矩陣碼的改進(jìn)［14］，多次迭代后可以100%檢測(cè)3位錯(cuò)誤;低冗余位矩陣糾錯(cuò)碼［15］以增加編譯碼復(fù)雜度的條件到達(dá)減少冗余位，糾正多位錯(cuò)誤的目的;十進(jìn)制矩陣碼(DMC)［16］針對(duì)單個(gè)碼字有著很強(qiáng)的糾錯(cuò)能力。但在空間輻射環(huán)境中，隨著電路單元尺寸越來越小，存儲(chǔ)器發(fā)生多位翻轉(zhuǎn)的概率越來越大，所以需要具有更大糾錯(cuò)能力的加固方法對(duì)存儲(chǔ)器進(jìn)行加固。

本文研究的矩陣糾錯(cuò)碼使用較少的冗余位，可以有效的對(duì)存儲(chǔ)器多位翻轉(zhuǎn)進(jìn)行加固。首先，本文將存儲(chǔ)器的字在邏輯上劃分為多個(gè)4階矩陣，并將矩陣劃分成相互聯(lián)系的3個(gè)區(qū)域，根據(jù)劃分的區(qū)域提出了一種矩形循環(huán)校驗(yàn)的方法構(gòu)造校驗(yàn)位。隨后，設(shè)計(jì)了譯碼算法和譯碼電路，研究的矩陣糾錯(cuò)碼可以糾正數(shù)據(jù)寬度為5的連續(xù)翻轉(zhuǎn)或者不連續(xù)翻轉(zhuǎn)。最后，根據(jù)校驗(yàn)位構(gòu)造檢測(cè)位以減少硬件開銷，運(yùn)用版圖分割法［13］排列數(shù)據(jù)的輸入的邏輯順序確保了冗余位發(fā)生翻轉(zhuǎn)時(shí)不會(huì)影響存儲(chǔ)器的可靠性，進(jìn)一步提高了矩陣糾錯(cuò)碼的性能。

1 矩陣糾錯(cuò)碼

本文研究的矩陣糾錯(cuò)碼使用較少的校驗(yàn)位獲得了較強(qiáng)的糾錯(cuò)能力。以數(shù)據(jù)寬度為16bit的字為例，圖1將一個(gè)16bit位寬的碼字在邏輯上構(gòu)造為一個(gè)4階矩陣。并且將該矩陣劃分為3個(gè)區(qū)域，數(shù)字相同的位置按如下公式構(gòu)成矩陣的校驗(yàn)碼:

圖1 數(shù)據(jù)寬度16位的糾錯(cuò)碼Fig.1 Error code for 16-bit data

式中:bi為第 i個(gè)初始信息位，i∈ (1，2，…，16);Dk為第k個(gè)得到的校驗(yàn)位，k∈ (1，2，…，14)。

運(yùn)用矩形循環(huán)校驗(yàn)法構(gòu)造公式(3)(4)。具體構(gòu)造方法如圖2所示，圖中的信息位按照逆時(shí)針(1，3，5，6;5，6，4，2;6，4，2，1;2，1，3，5)順序得到4個(gè)校驗(yàn)位。表1給出了16個(gè)狀態(tài)表示的64種翻轉(zhuǎn)情況，列出了最多4bit翻轉(zhuǎn)的出錯(cuò)狀態(tài)。然后通過指定數(shù)據(jù)寬度以及迭代運(yùn)算使翻轉(zhuǎn)狀態(tài)和翻轉(zhuǎn)情況從一對(duì)多轉(zhuǎn)換為一對(duì)一。

圖2 信息位的循環(huán)校驗(yàn)示意Fig.2 Illustration of circular parity of information bit

使用矩陣糾錯(cuò)碼對(duì)碼字的連續(xù)多位翻轉(zhuǎn)進(jìn)行糾錯(cuò)，糾正算法可以對(duì)數(shù)據(jù)寬度為5的信息位的連續(xù)或不連續(xù)翻轉(zhuǎn)進(jìn)行糾正。對(duì)初始的信息位按式(1)～(4)進(jìn)行編碼后，依次得到校驗(yàn)位Dk。接收數(shù)據(jù)位后，譯碼步驟可以表示為以下幾步:

2)首先根據(jù)S1～S6對(duì)圖1(b)中的1區(qū)翻轉(zhuǎn)位進(jìn)行糾錯(cuò)，同時(shí)根據(jù)S1～S4、S7～S14結(jié)合表1對(duì)2區(qū)進(jìn)行糾錯(cuò)。b1和b7分別為1區(qū)和2區(qū)的數(shù)據(jù)位，其糾正公式如下:

其中S7_med遍歷了數(shù)據(jù)寬度為5位時(shí)b7的翻轉(zhuǎn)情況對(duì)應(yīng)的翻轉(zhuǎn)狀態(tài)，珔Sk表示取反，

所以1區(qū)和2區(qū)的糾正公式可描述如下:

進(jìn)行迭代后圖2中的3、4位將被確定正確，因此在指定數(shù)據(jù)寬度后，出錯(cuò)的情況大大減少。

表1 信息位的出錯(cuò)狀態(tài)Table 1 The error state of information bit

所以3區(qū)的糾正公式可以表示為:

3區(qū)糾正完成后算法結(jié)束。對(duì)圖3中的翻轉(zhuǎn)位首先通過公式(6)對(duì)糾正b1，通過公式(15)糾正b4:

迭代后通過式(12)～(14)對(duì)3區(qū)翻轉(zhuǎn)位進(jìn)行糾正，此時(shí)糾正算法完成:

圖3 翻轉(zhuǎn)位位置示意Fig.3 Illustration of the location of error bit

2 矩陣糾錯(cuò)碼的電路設(shè)計(jì)和數(shù)據(jù)排列

2．1 譯碼器電路設(shè)計(jì)和糾錯(cuò)能力驗(yàn)證

譯碼電路接收校驗(yàn)位Dk和信息位bi，產(chǎn)生，圖4給出了部分譯碼電路結(jié)構(gòu):1區(qū)進(jìn)行糾正后直接輸出;2區(qū)的糾正在輸出的同時(shí)還要作為3區(qū)的輸入;3區(qū)接收2區(qū)糾正位重新產(chǎn)生校驗(yàn)位完成糾正。使用FPGA對(duì)電路進(jìn)行功能驗(yàn)證，圖5是模擬其中一種翻轉(zhuǎn)情況的糾正測(cè)試結(jié)果，譯碼電路完成了對(duì)信息位5位數(shù)據(jù)寬度翻轉(zhuǎn)的糾正，其中D_in1表示式(1)(2)的檢驗(yàn)位輸入，D_in表示式(3)(4)的檢驗(yàn)位輸入。

圖4 研究的矩陣糾正碼譯碼器電路設(shè)計(jì)Fig.4 Decoder circuit for proposed matrix error code

圖5 數(shù)據(jù)位出錯(cuò)模擬糾正結(jié)果Fig.5 Simulation correct result for error data

2．2 矩陣糾錯(cuò)碼的檢測(cè)位構(gòu)造和數(shù)據(jù)排列

為了使得所研究的矩陣糾錯(cuò)碼有更好的可靠性，需要考慮冗余位出錯(cuò)時(shí)是否會(huì)影響。所以除了需要考慮數(shù)據(jù)位翻轉(zhuǎn)外，還要考慮冗余位發(fā)生翻轉(zhuǎn)以及校驗(yàn)位和冗余位同時(shí)發(fā)生翻轉(zhuǎn)的情況。當(dāng)某些校驗(yàn)同時(shí)發(fā)生錯(cuò)誤時(shí)，研究的矩陣糾錯(cuò)碼電路將不能對(duì)信息位進(jìn)行準(zhǔn)確糾正，例如D1和D5同時(shí)出錯(cuò)時(shí)，對(duì)1區(qū)中的b1錯(cuò)誤糾正;D1，D8，D9同時(shí)出錯(cuò)時(shí)，2區(qū)中的b7將會(huì)被錯(cuò)誤糾正;迭代后3區(qū)中的錯(cuò)誤與狀態(tài)唯一對(duì)應(yīng)，當(dāng)相應(yīng)的校驗(yàn)位出錯(cuò)時(shí)，3區(qū)中的信息位會(huì)被錯(cuò)誤糾正。

文獻(xiàn)［13］提出了一種“版圖分割法”，其利用存儲(chǔ)單元的版圖結(jié)構(gòu)，在邏輯輸入過程中有選擇性的存放數(shù)據(jù)。圖6為校驗(yàn)位的排列方式，其確保了表1中出錯(cuò)狀態(tài)和出錯(cuò)情況唯一對(duì)應(yīng)，同時(shí)避免了某些校驗(yàn)位同時(shí)出錯(cuò)，使得電路能得到簡(jiǎn)化。右邊8個(gè)校驗(yàn)位作為檢測(cè)位，與數(shù)據(jù)位間隔1個(gè)無效位。當(dāng)發(fā)生翻轉(zhuǎn)的數(shù)據(jù)寬度為5位時(shí)，檢測(cè)位可以100%檢測(cè)出錯(cuò)誤，降低了電路的硬件開銷。圖7為數(shù)據(jù)位的實(shí)際邏輯輸入。圖8為檢測(cè)位數(shù)據(jù)寬度為5位的其中一種冗余位翻轉(zhuǎn)情況的模擬糾正結(jié)果，其中D和D1為正確的冗余位，D_C和D_C1為翻轉(zhuǎn)的冗余位。使用MATLAB對(duì)信息位以數(shù)據(jù)寬度5 bit為單位，順序注入隨機(jī)錯(cuò)誤1 000次，確定冗余位(僅檢測(cè)位)翻轉(zhuǎn)以及信息位和冗余位同時(shí)翻轉(zhuǎn)的最大翻轉(zhuǎn)情況，以此對(duì)譯碼算法進(jìn)行功能驗(yàn)證的結(jié)果如表2所示。

圖6 冗余位排列方式Fig.6 The layout of parity bit

圖7 一個(gè)16位寬度數(shù)據(jù)的實(shí)際邏輯輸入Fig.7 A 16-bit data of memory actual logical input

表2 錯(cuò)誤注入結(jié)果Table 2 The result of injecting error

圖8 冗余位出錯(cuò)模擬糾正結(jié)果Fig.8 Simulation correct result for parity bit

3 試驗(yàn)和分析

本節(jié)對(duì)所提出的矩陣糾錯(cuò)碼的糾正能力和電路性能進(jìn)行分析，并分別對(duì)性能優(yōu)異的矩陣碼［12］和二維糾錯(cuò)碼［13］進(jìn)行電路性能估計(jì)和可靠性分析，以此來進(jìn)行比較。

3．1 糾錯(cuò)碼的可靠性分析

平均失效時(shí)間(MTTF)是衡量存儲(chǔ)器可靠性的一項(xiàng)關(guān)鍵指標(biāo)，可以通過計(jì)算MTTF來大致分析存儲(chǔ)器的可靠性。存儲(chǔ)器多位翻轉(zhuǎn)的MTTF準(zhǔn)確計(jì)算模型［17］如下:

式中:λ為粒子到達(dá)率;M為存儲(chǔ)器字?jǐn)?shù);N為信息位和冗余位總位數(shù);L為糾錯(cuò)能力;pipj為超過糾錯(cuò)能力L的概率，pi和pj服從泊松分布。假設(shè)粒子到達(dá)率 λ 為 10－4，MBU=5，通過式(19)計(jì)算后，圖9給出了存儲(chǔ)器字?jǐn)?shù)和MTTF的關(guān)系，本文研究的矩陣糾錯(cuò)碼的可靠性是3種糾錯(cuò)碼中最高的。

圖9 存儲(chǔ)器的MTTF與字?jǐn)?shù)關(guān)系結(jié)果Fig.9 The result figure of MTTF versus M for a 16-bit memory

3．2 譯碼電路性能分析

使用0．18 μm工藝庫估計(jì)3種糾錯(cuò)碼的功耗，時(shí)延和面積參數(shù)。使用Design compiler綜合工具對(duì)電路進(jìn)行綜合。性能參數(shù)結(jié)果如表3所示，所研究的矩陣糾錯(cuò)碼使用更少的冗余位獲得了更好的糾正能力。其中表3中后兩種碼字為32位寬度，十進(jìn)制矩陣碼(DMC)［16］在 32位碼字中可以100%糾正數(shù)據(jù)寬度為5位的數(shù)據(jù)，同時(shí)構(gòu)造了編譯碼共用的電路大大減少了硬件開銷;校驗(yàn)位共享糾錯(cuò)碼［15］可以糾正數(shù)據(jù)寬度為4位的數(shù)據(jù)，同時(shí)其對(duì)得到的校驗(yàn)位進(jìn)行二次編碼，以增加電路復(fù)雜度為代價(jià)，減少了校驗(yàn)位。

本文研究的矩陣糾錯(cuò)碼由于電路譯碼時(shí)需要進(jìn)行一次迭代，使得電路有較高的時(shí)延。

表3 糾錯(cuò)碼性能表Table 3 The performance of error code circuit

4 結(jié)束語

本文研究的矩陣糾錯(cuò)碼，使用較少的冗余位更好地完成了存儲(chǔ)器抗多位翻轉(zhuǎn)加固，結(jié)合版圖分割法使得指定數(shù)據(jù)寬度的冗余位發(fā)生翻轉(zhuǎn)不影響存儲(chǔ)器的可靠性。所設(shè)計(jì)的糾正電路的糾正性能優(yōu)于目前已知的多位糾正電路，但電路具有較高的時(shí)延。綜上所述，糾正電路適宜于輻射環(huán)境下對(duì)冗余位和可靠性需求較高的存儲(chǔ)器。