邱 亮 茆亞洲 彭 滟 朱亦鳴

（上海理工大學光電信息與計算機工程學院，上海，200093）

引 言

鎖相放大技術是一種基于相干解調(diào)原理的微弱信號檢測技術[1-4]。通過給待測信號施加一個載波參考信號作調(diào)制，使載波參考信號攜帶待測信號的幅頻特征，然后在檢測端利用本征參考信號與待測載波信號的強相關性，將攜帶有待測信號幅頻特征的參考載波信號進行相干解調(diào)，從而將待測信號從強背景噪聲中提取出來。1972年美國斯坦福公司研制出第一臺商用級模擬鎖相放大器，信號輸入帶寬可達101 kHz，動態(tài)范圍120 dB。國內(nèi)對于鎖相放大技術的研究起步比較晚，中大科儀有限公司采用FPGA與ARM平臺架構開發(fā)的OE2041型數(shù)字鎖相放大器，信號最高輸入帶寬30 MHz，動態(tài)范圍100 dB。近日，瑞士蘇黎世公司利用超高速模數(shù)轉(zhuǎn)換器(Analog-to-digital converter，ADC)芯片研發(fā)的HLMI型鎖相放大器將檢測帶寬提高到600 MHz，動態(tài)范圍100 dB，成為世界上迄今為止最快的商用數(shù)字鎖相放大器。在此設計中，最大的優(yōu)勢是采用的單顆ADC芯片可以在保持高分辨率的前提下大幅度提高采樣率，從而將鎖相放大器信號處理帶寬提高到600 MHz。相對傳統(tǒng)模擬鎖相放大技術，數(shù)字鎖相放大器性能取決于ADC系統(tǒng)的分辨率、采樣率及本征噪聲特性[5-7]，這就需要基于數(shù)字量化保持等特征的數(shù)字鎖相放大器具有更高的采樣率和分辨率。

本文設計了一種基于時鐘樹機制、并聯(lián)ADC交替采樣結構的超高速數(shù)字鎖相放大系統(tǒng)。創(chuàng)新性地利用時鐘樹結構生成多路協(xié)調(diào)ADC交替采樣的時鐘信號，時鐘樹結構包含抖動衰減功能、內(nèi)部壓控振蕩源和多個同步管理功能，可以對多路ADC的采樣時鐘分別進行穩(wěn)頻和嚴格鎖相，減小采樣時鐘抖動引起的轉(zhuǎn)換誤差及畸變，最大限度保留原單片ADC的高精度指標[8]。同時系統(tǒng)利用正交相干解調(diào)技術對待測信號和噪聲源進行精確測量，提高了系統(tǒng)的噪聲抑制能力，從而解決了傳統(tǒng)數(shù)字系統(tǒng)以犧牲采樣精度換取采樣速率的弊端，實現(xiàn)了最高采樣率400 MHz、動態(tài)范圍大于100 dB，并且具有從十萬倍噪聲中提取信號的能力。例如在75 kHz方波調(diào)制頻率下，可以從5 mV的噪聲中提取3 nV的待測信號。

1 多通道并行ADC采樣時鐘設計

1.1 時鐘抖動對采樣的影響

采樣時鐘信號的質(zhì)量在時域上采用時鐘抖動來描述，在頻域上使用相位噪聲來表征，兩者是對同一事物的不同表述[9]。如圖1所示，模擬信號X1(t)和X2(t)的頻率不同、幅度相等，在同樣的采樣時鐘抖動Δt作用下，幅度誤差ΔV1和ΔV2不相等。由此得出，對于幅度變化率越快頻率越高的信號而言，時鐘抖動引起的ADC采集誤差也越大。

圖1 采樣時鐘抖動導致幅度量化偏差Fig.1 Amplitude quantization deviation by sampling clock jitter

下面定量的分析采樣時鐘抖動對有效位數(shù)的影響。根據(jù)文獻[10]的理論，信噪比可表示為

式中：fanalog為輸入信號的頻率，tjitterrms為采樣時鐘的抖動有效值。

由式（1）可知，系統(tǒng)的信噪比與被測信號的頻率和采樣時鐘抖動的有效值有關。根據(jù)文獻[11]，ADC的信噪比與有效位數(shù)關系可用分貝表示為

信噪失真比為

式中：Psignal代表信號功率，Pnoise代表噪聲功率，Pdistortion代表諧波失真功率。

ADC的有效位數(shù)可定義為

在理想情況下，信噪失真比等于信噪比[11]，則有效位數(shù)與信噪比的關系為

將式（1）代入式（5），可得到有效位數(shù)與時鐘抖動的關系為

從式（6）可以看出，采樣時鐘抖動越大，采樣系統(tǒng)越難以獲得高的有效位數(shù)。因此，分析時鐘抖動對采樣的影響，并以此設計低抖動時鐘電路是非常重要的。

1.2 時鐘樹設計

如上所述，在時間交替并行ADC采樣結構中，設計多通道低抖動采樣時鐘非常必要。通常協(xié)調(diào)多路ADC工作的時鐘信號由時鐘分配芯片產(chǎn)生，這種方式在硬件上實現(xiàn)比較容易，但在實際設計電路板過程中，PCB板的布線和電子元器件自身的誤差，都會造成輸出的時鐘信號存在一定的抖動，增加了時鐘信號的不確定性。同時這些器件容易受外界因素的影響，比如電壓、溫度以及特定器件工藝的變化也增加了不確定性。這些不確定性會疊加，從而導致ADC時序出現(xiàn)偏差，這對需要精準時鐘信號的時間交替并行ADC結構是難以接受的[12-13]。

為此本文設計了時鐘樹結構生成多路時鐘信號。時鐘樹拓撲框圖如圖2所示，包含一個時鐘樹樹根和多級緩沖器，結構巧妙，可靈活設置時鐘信號輸出通道個數(shù)。圖中t1,t2,t3為各級確定性時間誤差，該誤差可在后期數(shù)據(jù)處理中進行校正。Δt1,Δt2和Δt3為各級不確定性時間誤差，這種不確定性時間誤差在上述的時鐘分配芯片方案中無法解決。而在本文的時鐘樹結構中，采用Analog Devices公司的一款高性能雙環(huán)路整數(shù)N分頻抖動衰減器HMC7044作為時鐘樹的根。該芯片的最大優(yōu)勢是可以通過上位機軟件發(fā)送串行外設接口（Serial peripheral interface,SPI）命令或更精確的同步請求脈沖（SYNC）對輸出的時鐘信號進行相位對齊，同時發(fā)送的指令將使芯片內(nèi)置的通用參考信號定時器復位，從而控制所有的時鐘輸出分頻器同步對齊。此外，HMC7044還可以通過上位機軟件設置生成確定數(shù)量的輸出脈沖，用作系統(tǒng)內(nèi)部的參考信號脈沖，最大程度保證多個輸出通道高精度同步。因此，在本文時鐘樹結構中各級輸出之間的任何偏斜誤差或在后期制板中各輸出端線路長度不相等造成的誤差都可以在源頭進行補償，從而最大限度降低時鐘信號的不確定性誤差[14]。

圖2 時鐘樹拓撲框圖Fig.2 Topology block diagram of clock tree

2 實驗結果

2.1 時鐘樹結構仿真及實驗測試

利用EDA軟件ADIsimCLK對HMC7044進行仿真，具體參數(shù)設置如下：芯片輸入的外參考信號為128.88 MHz，32倍時鐘分頻，單通道輸出的時鐘信號頻率為100 MHz。仿真結果如圖3所示，在并聯(lián)ADC采樣結構中，通常關注10 kHz～20 MHz頻帶范圍內(nèi)的時鐘抖動情況[15]，仿真選取10 kHz和100 kHz這兩個頻率點計算相位噪聲，分別為-106.21 dBc/Hz和-111.01 dBc/Hz。

實驗中，本文在ADI公司官網(wǎng)申請了HMC7044評估板。采用KEYSIGHT公司的頻譜分析儀N9322C對輸出的單通道100 MHz時鐘信號進行了相位噪聲測試，結果如圖4所示。根據(jù)文獻[15]中相位噪聲的計算公式，在10 kHz和100 kHz處的相位噪聲分別為-97 dBc/Hz和-107 dBc/Hz。由于實際設計中PCB板的布線、焊接及測量誤差等因素的影響，HMC7044相位噪聲的實際測試數(shù)據(jù)比圖3的仿真結果稍差一點，但基本符合預期結果。接著又與鎖相環(huán)時鐘芯片AD9910進行了對比，對比結果如圖4所示。相比于利用鎖相環(huán)時鐘芯片產(chǎn)生信號的方案而言，時鐘樹結構具有更低的相位噪聲，時鐘抖動更小。將其應用在時間交替并行ADC采樣結構中，能有效保證數(shù)據(jù)采集系統(tǒng)的有效位數(shù)和動態(tài)范圍[11]。

圖3 100 MHz信號相位噪聲仿真結果Fig.3 Simulation result of 100 MHz signal phase noise

圖4 相位噪聲Fig.4 Phase noise

2.2 鎖相放大系統(tǒng)設計

基于上述的測試結果，設計了基于時鐘樹機制、并聯(lián)ADC交替采樣結構的超高速數(shù)字鎖相放大系統(tǒng)USST9265。結構框架如圖5所示，其硬件部分主要包括高速低噪聲I/V轉(zhuǎn)換運算放大器、二級程控放大器、陷波器、四路高速高精度ADC模塊、時鐘樹模塊（PLL1作為抖動衰減器，通過極窄的環(huán)路帶寬，將干凈的本地壓控晶體振蕩器（Voltage controlled xtal oscillator,VCXO）鎖定至相對嘈雜的參考環(huán)境中，PLL2將低噪聲VCXO倍頻至壓控振蕩器（Voltage controlled oscillator,VCO)頻率，信號輸出通過SPI命令進行相位對齊，最終產(chǎn)生四路嚴格同步且低抖動的頻率為100 MHz的時鐘信號分別給四路模數(shù)轉(zhuǎn)換器）、高性能FPGA、MCU處理器和USB接口等。

2.3 鎖相放大系統(tǒng)性能測試

性能測試需要一個信號衰減電路，如圖6（a）所示，本文設計了1個10 MΩ大電阻串聯(lián)5個10 Ω小電阻作為信號衰減。本系統(tǒng)內(nèi)置的信號發(fā)生器輸出1個幅度3 mV、頻率75 kHz的方波信號，經(jīng)過電阻衰減后，與5 mV左右的噪聲信號進行疊加，再進入鎖相放大系統(tǒng)，在±10 mV量程下，測試鎖相放大系統(tǒng)能否反映出待測信號的線性變換，即輸入放大一倍，輸出是否相應放大一倍，測試結果如圖6（b）所示。從測試數(shù)據(jù)可以看出，系統(tǒng)線性度擬合R2為0.982 9，能夠準確反應系統(tǒng)對待測信號的線性變換，表明該系統(tǒng)具有從十萬倍噪聲中提取信號的能力，且動態(tài)范圍大于100 dB。

圖5 鎖相放大器Fig.5 Lock-in amplifier

圖6 性能測試Fig.6 Performance testing

3 實驗結果與分析

3.1 國內(nèi)外主流鎖相放大器實驗對比

在同等測試條件下，將本文設計的數(shù)字鎖相放大系統(tǒng)USST9265與美國斯坦福公司鎖相放大器SR830分別測試全光纖式太赫茲時域波譜系統(tǒng)。波譜系統(tǒng)拓撲框圖如圖7所示，其工作過程如下：飛秒激光器輸出兩束相同的激光脈沖，一束為泵浦光，另一束為探測光，其中泵浦光激勵光電導發(fā)射天線（Emitter），天線表面受激產(chǎn)生電子-空穴對，在天線兩端加載的100 V、75 kHz調(diào)制偏置電壓作用下，電子-空穴發(fā)生定向移動產(chǎn)生瞬間光電流，向空間輻射太赫茲電磁波。另一束與泵浦光同步到達的探測光脈沖照射在光電導接收天線（Receiver）上，天線表面受激產(chǎn)生的光生載流子在太赫茲波偏置電場的作用下發(fā)生定向加速移動，在接收天線上產(chǎn)生光生電流，再通過掃描光學延遲線的位置，就可以控制太赫茲脈沖和探測光脈沖之間的時間延遲，從而得到完整的太赫茲時域脈沖。

圖7 全光纖式太赫茲時域波譜系統(tǒng)框圖Fig.7 Block diagram of all-fiber terahertz time-domain spectroscopy system

如圖7所示，由全光纖太赫茲系統(tǒng)發(fā)射器（Emitter）發(fā)出的微弱太赫茲時域脈沖信號，經(jīng)自由空間傳輸后，被接收器（Receiver）接收，再經(jīng)鎖相放大器檢測，最后顯示在上位機屏幕上。在測試中，先后更換了USST9265和SR830兩臺鎖相放大器用來對比性能，故對兩款鎖相放大器設置了相同的參數(shù)，即積分時間為1 ms、濾波器階數(shù)為3階、前置放大106倍等。測試結果如圖8所示，其中圖8（a）為USST9265和SR830對太赫茲時域脈沖信號的測試結果，為了更直觀地對比，將SR830加載直流偏置處理，圖8（b）為時域圖作傅里葉變換后的結果。

圖8 USST9265與SR830實測數(shù)據(jù)Fig.8 Measured data of USST9265 and SR830

3.2 數(shù)據(jù)分析

如圖8（a）所示，兩臺鎖相放大器都能檢測出太赫茲時域脈沖信號的基本波形，即單周期脈沖較強、脈沖前沿平、脈沖后沿有緩慢抖動。但在細節(jié)方面，尤其是脈沖前后沿的基底噪聲方面，鎖相放大器USST9265的檢測結果明顯比SR830小。從對應的頻域圖[16]上看，如圖8（b）所示，USST9265的頻譜寬度為3 THz，優(yōu)于SR830的2 THz頻譜寬度。根據(jù)文獻[17]中信噪比的估算公式

式中：S(ω)為頻譜峰值，σ(ω)為噪聲基線水平?？傻贸觯琔SST9265和SR830的信噪比分別為105和1 778.28。再由公式

可算出USST9265和SR830的信噪比分別為50 dB和32.5 dB。實驗結果表明，基于時鐘樹交替采樣并聯(lián)ADC技術設計的鎖相放大系統(tǒng)USST9265具有更好的頻譜寬度和更高的信噪比，性能優(yōu)異，實現(xiàn)了對高速寬帶信號的高精度測量。

4 結束語

本文分析了采樣時鐘的相位噪聲對交替式ADC采樣結構有效位數(shù)的影響，并給出了顯性的數(shù)學表達式。提出了基于時鐘樹結構生成分布采樣時鐘的方法，相比于利用鎖相環(huán)時鐘芯片產(chǎn)生信號的方案，時鐘樹結構具有更小的時鐘抖動。在此基礎上，自主設計了一款超高速數(shù)字鎖相放大系統(tǒng)USST9265，該系統(tǒng)在極大提高采樣速度的前提下，最大限度的保證了高分辨率，改進了傳統(tǒng)數(shù)字系統(tǒng)以犧牲采樣精度換取采樣速率的弊端。最后將其與國外主流廠商的商用鎖相放大器進行了對比，信噪比提高了約17.5 dB。結果表明，基于時鐘樹機制、并聯(lián)ADC交替采樣結構的超高速數(shù)字鎖相放大系統(tǒng)，有效解決了模數(shù)轉(zhuǎn)換機制中分辨率與采樣率不能同時兼顧的矛盾，實現(xiàn)了最高采樣率400 MHz、動態(tài)范圍大于100 dB，并且具有從十萬倍噪聲中提取信號的能力。這對于設計更高速，更大動態(tài)范圍的鎖相放大器具有非常重要的實際工程意義。