一種交叉互聯(lián)的高可靠鎖存器

(合肥工業(yè)大學(xué) 電子科學(xué)與應(yīng)用物理學(xué)院，安徽 合肥 230009)

鎖存器作為具有記憶功能的存儲(chǔ)器件，被廣泛地應(yīng)用于各種邏輯電路當(dāng)中。它的可靠性會(huì)影響到整個(gè)芯片的工作狀態(tài)，若鎖存器發(fā)生故障，將嚴(yán)重影響整個(gè)芯片的穩(wěn)定性。

當(dāng)芯片工作在太空環(huán)境中時(shí)，芯片中的鎖存器會(huì)因?yàn)檩椛浒l(fā)生各種不良現(xiàn)象。由輻射引起的問(wèn)題主要分為總劑量效應(yīng)以及單粒子效應(yīng)。其中隨著工藝的逐漸成熟，總劑量效應(yīng)的影響在不斷地減小。單粒子效應(yīng)是由高能粒子轟擊引起的器件損壞或邏輯電平翻轉(zhuǎn)。主要包括單粒子翻轉(zhuǎn)、單粒子瞬態(tài)以及在入射粒子能量極高的情況下出現(xiàn)的單粒子燒毀和單粒子栓鎖等。后兩種只有在粒子能量極高的情況下才會(huì)觸發(fā)，因此出現(xiàn)的頻率較少?，F(xiàn)階段，隨著器件特征尺寸的減少，電路的供電電壓以及節(jié)點(diǎn)處的電容也隨之變小，使節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)的臨界電荷明顯減小，低能量粒子的轟擊也有可能引起敏感節(jié)點(diǎn)邏輯狀態(tài)發(fā)生翻轉(zhuǎn)，導(dǎo)致芯片發(fā)生SEU的可能性在不斷地提高。而且由于器件的高密度，使得單個(gè)粒子轟擊時(shí)產(chǎn)生的電子—空穴對(duì)會(huì)同時(shí)影響到多個(gè)節(jié)點(diǎn)[1]，使電路中幾個(gè)相鄰節(jié)點(diǎn)同時(shí)發(fā)生翻轉(zhuǎn)，發(fā)生多節(jié)點(diǎn)翻轉(zhuǎn)(Multiple Node Upsets，MNUs)。目前工藝尺寸下常出現(xiàn)的是DNUs(Double Node Upsets)。據(jù)相關(guān)研究表明，SEU以及DNUs是引起電路產(chǎn)生軟錯(cuò)誤率最高的一種因素，國(guó)內(nèi)外學(xué)者提出了許多針對(duì)SEU 以及DNUs的鎖存器加固方案[2]。

對(duì)于鎖存器的加固技術(shù)主要有兩種比較經(jīng)典的方法，一是通過(guò)將簡(jiǎn)單的靜態(tài)鎖存器復(fù)制多個(gè)，再加上一個(gè)表決器來(lái)判斷正確的鎖存值。三模冗余方法是此類方法一種經(jīng)典的加固方案,該方法能夠有效地屏蔽鎖存器內(nèi)部節(jié)點(diǎn)的軟錯(cuò)誤,但是帶來(lái)了巨大的面積功耗和延時(shí)開銷。另外對(duì)于DNUs沒(méi)有很好的一個(gè)容忍能力。另一種加固方法是抗輻射加固設(shè)計(jì),這種方法不僅能有效地緩解軟錯(cuò)誤對(duì)鎖存器的影響,還能取得較低的性能開銷,因此被廣泛應(yīng)用。目前這類方法比較常用的是采用以C單元為關(guān)鍵部件的加固方案，利用C單元的保持功能來(lái)保證電路內(nèi)部節(jié)點(diǎn)的穩(wěn)定，但這種方法只適用于高頻電路中。

本文為了完全容忍SEU以及DNUs，并且降低鎖存器的開銷，增加加固鎖存器的適用范圍，基于抗輻射加固設(shè)計(jì)方法提出了一種新的抗輻射加固鎖存器。該鎖存器通過(guò)采用具有保持功能的DI單元作為基本器件，保證內(nèi)部結(jié)構(gòu)節(jié)點(diǎn)狀態(tài)的穩(wěn)定。并且調(diào)整了內(nèi)部器件之間的連接關(guān)系從而減少了器件的個(gè)數(shù)。經(jīng)過(guò)大量的SPICE仿真實(shí)驗(yàn)證明,與常用的以C單元為關(guān)鍵部件的抗輻射加固結(jié)構(gòu)相比該結(jié)構(gòu)在保證容忍SEU以及DNUs的同時(shí)，又保證了面積、功耗、延遲方面較小的開銷，并可適用于低頻電路中。本文將提出的結(jié)構(gòu)稱作ACCRL結(jié)構(gòu)。

1 電路描述

這一部分主要分析ACCRL結(jié)構(gòu)以及核心組件DI單元的電路組成和工作模式，并且分析ACCRL結(jié)構(gòu)的容錯(cuò)能力。最后對(duì)ACCRL結(jié)構(gòu)進(jìn)行故障注入，驗(yàn)證ACCRL結(jié)構(gòu)的可靠性[3]。

1.1 DI單元以及ACCRL結(jié)構(gòu)的電路組成

DI電路結(jié)構(gòu)構(gòu)成及其工作模式如圖1所示。DI單元為一個(gè)含有兩個(gè)輸入、一個(gè)輸出的三端器件，由一個(gè)PMOS晶體管以及一個(gè)NMOS晶體管組成。它有4種工作狀態(tài)，在DI單元的兩個(gè)輸入狀態(tài)相同時(shí)，它的功能與一個(gè)反相器的功能類似。即兩個(gè)柵極輸入端的邏輯值都為1時(shí)，輸出邏輯值“0”。在兩個(gè)柵極輸入端的邏輯值都為0的情況下，輸出邏輯值“1”。在輸入不同時(shí)，它的輸出情況主要分為以下兩種。① PMOS晶體管的柵極輸入為高電平1，NMOS晶體管的柵極輸入為低電平0。整個(gè)器件的NMOS晶體管以及PMOS晶體管都處于關(guān)斷的狀態(tài)，它的工作狀態(tài)為高阻態(tài)，輸出端的電容會(huì)保留上個(gè)階段的輸出電平。② PMOS晶體管的柵極輸入為低電平0，NMOS晶體管的柵極輸入也為高電平1。在這種情況下，PMOS管與NMOS管都處于導(dǎo)通的狀態(tài)，若晶體管處于正常尺寸下，則輸出端的邏輯值會(huì)處于一個(gè)中間態(tài)。為了消除這種中間態(tài)，在考慮功耗的情況下，本文將NMOS晶體管的尺寸上調(diào)，PMOS晶體管的尺寸下調(diào)。這樣使這種中間態(tài)下移達(dá)到低邏輯狀態(tài)。在鎖存器正常工作時(shí)，只會(huì)處在兩個(gè)輸入端邏輯電平相同的狀態(tài)，不會(huì)出現(xiàn)輸出處于高阻態(tài)以及PMOS晶體管和NMOS晶體管都導(dǎo)通產(chǎn)生瞬間大電流的狀態(tài)，保證了較小的功耗。

圖1 DI電路構(gòu)成以及它的4種工作狀態(tài)

提出的結(jié)構(gòu)如圖2所示，它由12個(gè)核心結(jié)構(gòu)DI單元組成，激勵(lì)D分為3路輸入，并由A3節(jié)點(diǎn)作為整個(gè)電路的輸出Q。為了便于分析，將ACCRL結(jié)構(gòu)中的DI單元分為上中下三層，分別為上層的DI1、DI4、DI7、DI10，中層的DI2、DI5、DI8、DI11，以及下層的DI3、DI6、DI9、DI12。另外將每層的DI單元分為4級(jí)，具體為第一級(jí)的DI1、DI2、DI3，第二級(jí)的DI4、DI5、DI6，第三級(jí)的DI7、DI8、DI9和第四級(jí)的DI10、DI11、DI12。按照組成ACCRL結(jié)構(gòu)中DI單元的輸入輸出關(guān)系來(lái)看，輸入到DI單元中的NMOS晶體管上的輸入A的邏輯值不發(fā)生翻轉(zhuǎn)的情況下，輸出就不會(huì)發(fā)生翻轉(zhuǎn)。將ACCRL結(jié)構(gòu)中的每一層結(jié)構(gòu)中的DI單元的輸出都輸入到該層下一級(jí)DI單元中的NMOS晶體管上，并且與其他層DI單元的PMOS相接。也就是說(shuō)ACCRL結(jié)構(gòu)上中下三層結(jié)構(gòu)的輸出節(jié)點(diǎn)分別在發(fā)生SEU時(shí)，并不會(huì)發(fā)生影響到其他層的輸出狀態(tài)。若每一層的每一級(jí)之間都按照這樣的連接關(guān)系，當(dāng)某兩個(gè)不同層上的節(jié)點(diǎn)發(fā)生SEU時(shí)，有一層一定處于正常工作狀態(tài)，即有4個(gè)節(jié)點(diǎn)一定儲(chǔ)存了正確的邏輯值，考慮到DI單元的保持狀態(tài)，將這一層的節(jié)點(diǎn)加入到對(duì)發(fā)生翻轉(zhuǎn)的節(jié)點(diǎn)的糾正過(guò)程中，也就是打亂ACCRL結(jié)構(gòu)的兩級(jí)之間的連接關(guān)系，將使盡量多的DI單元加入到錯(cuò)誤節(jié)點(diǎn)濾除的過(guò)程中。如圖2所示，在ACCRL結(jié)構(gòu)中每層的第三級(jí)與第四級(jí)之間的輸出發(fā)生了交叉連接。分析發(fā)現(xiàn)，交叉連接后只需三層四級(jí)DI單元就可以完全容忍DNUs。而按照正常的每一層上DI單元的輸出連接到該層的下一級(jí)DI單元上，需要三層六級(jí)DI單元才能對(duì)DNUs完全容忍。

圖2 本文提出的結(jié)構(gòu)

1.2 抗SEU和MNUs性能分析

在ACCRL結(jié)構(gòu)內(nèi)部一共存在15個(gè)點(diǎn)，由于節(jié)點(diǎn)E(E1、E2、E3)通過(guò)傳輸門與節(jié)點(diǎn)A(A1、A2、A3)直接相連，所有節(jié)點(diǎn)A和節(jié)點(diǎn)E可以看作同一組點(diǎn)。總共只需要考慮ACCRL結(jié)構(gòu)中的12個(gè)節(jié)點(diǎn)，把它們分為三層，第一層為節(jié)點(diǎn)A1、B1、C1、D1，第二層為節(jié)點(diǎn)A2、B2、C2、D2，第三層為節(jié)點(diǎn)A3、B3、C3、D3。由于并不會(huì)發(fā)生翻轉(zhuǎn)，再經(jīng)過(guò)第三級(jí)和第四級(jí)DI單元后，會(huì)將A1的邏輯狀態(tài)值恢復(fù)為高電平1。另外一種情況下，輸入D為低電平0，A1節(jié)點(diǎn)邏輯狀態(tài)發(fā)生翻轉(zhuǎn)，由0變?yōu)?。僅有可能B1節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)。而DI1的輸入狀態(tài)A為1，B為0，則DI1的輸出B1的邏輯值會(huì)發(fā)生翻轉(zhuǎn)變?yōu)?。B1只可能會(huì)造成C1翻轉(zhuǎn)，B1在經(jīng)過(guò)DI3單元時(shí)，會(huì)使DI3處于保持狀態(tài)，保持C1正確的電平，最后經(jīng)過(guò)第四級(jí)和第一級(jí)DI單元后將A1和B1的邏輯值恢復(fù)到正確狀態(tài)。同樣的當(dāng)A2、A3發(fā)生SEU時(shí)，也能自恢復(fù)到正常邏輯電平。

考慮任意兩個(gè)節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)的情況，并將節(jié)點(diǎn)的組合分為三組。第一組為發(fā)生翻轉(zhuǎn)節(jié)點(diǎn)對(duì)的位置位于同一層上，第二組為發(fā)生翻轉(zhuǎn)的節(jié)點(diǎn)對(duì)位于同一級(jí)內(nèi)，第三組為發(fā)生翻轉(zhuǎn)的節(jié)點(diǎn)對(duì)位于不同層與不同級(jí)上。本文在每一組中任取一個(gè)組合進(jìn)行故障注入加以分析。第一種情況下，發(fā)生翻轉(zhuǎn)的兩個(gè)節(jié)點(diǎn)的位置位于同一層上，選擇A1與C1節(jié)點(diǎn)進(jìn)行故障注入。在輸入D為0的情況下，A1與C1同時(shí)發(fā)生SEU，由0變?yōu)?。使得DI1與DI7的輸出B1和D1節(jié)點(diǎn)同時(shí)發(fā)生翻轉(zhuǎn)，由1變?yōu)?。這時(shí)在同一層上的所有節(jié)點(diǎn)都發(fā)生了翻轉(zhuǎn)，而其他層上的DI單元由于在NMOS晶體管上的輸入狀態(tài)并沒(méi)有發(fā)生翻轉(zhuǎn)，因此輸出端的邏輯值并不會(huì)發(fā)生翻轉(zhuǎn)。若按照每一層上每一級(jí)的輸出連接到下一級(jí)的NMOS管上，第一層上的4個(gè)節(jié)點(diǎn)必將保持錯(cuò)誤的邏輯值。但是經(jīng)過(guò)交叉連接后，D1節(jié)點(diǎn)的錯(cuò)誤電平經(jīng)過(guò)DI12單元將被阻塞，保持A3的正確狀態(tài)，不會(huì)再傳播到下一級(jí)。而節(jié)點(diǎn)D2處的正確邏輯值被輸入到DI10單元上的NMOS上，經(jīng)過(guò)幾級(jí)DI單元的傳播之后，將恢復(fù)發(fā)生翻轉(zhuǎn)的節(jié)點(diǎn)處的邏輯狀態(tài)。與之類似，同一層上節(jié)點(diǎn)的其他組合以及在輸入D為0時(shí)，發(fā)生翻轉(zhuǎn)的節(jié)點(diǎn)處的錯(cuò)誤邏輯值也會(huì)恢復(fù)到正確值。第二種情況下，發(fā)生翻轉(zhuǎn)的節(jié)點(diǎn)位于同一級(jí)內(nèi)。選擇A1與A3節(jié)點(diǎn)進(jìn)行故障注入，在輸入D為0的情況下，A1與A3節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)由0變?yōu)?。DI3單元的輸入組合變?yōu)榱薔MOS輸入為1，PMOS輸入也為1，DI1的輸入組合變?yōu)榱薔MOS輸入為1，PMOS輸入為0，使B1與B3的邏輯狀態(tài)也會(huì)發(fā)生翻轉(zhuǎn)由1變?yōu)?，B2節(jié)點(diǎn)保持正確的邏輯值。而C1節(jié)點(diǎn)由于DI4處于輸出保持狀態(tài)，會(huì)保留下正確的邏輯狀態(tài)。C2節(jié)點(diǎn)由于DI5的NMOS的輸入沒(méi)有發(fā)生翻轉(zhuǎn)會(huì)繼續(xù)儲(chǔ)存一個(gè)正確的邏輯狀態(tài)，C3節(jié)點(diǎn)由于DI6的輸入都發(fā)生了翻轉(zhuǎn)，會(huì)由0變?yōu)?。在下一級(jí)可以看到只有DI9單元的NMOS輸入發(fā)生了翻轉(zhuǎn)，因此只有D3節(jié)點(diǎn)發(fā)生了翻轉(zhuǎn)，由1變?yōu)?。若D3連接到同一層的下一級(jí)DI單元上的NMOS上，會(huì)使E3節(jié)點(diǎn)處于一個(gè)保持狀態(tài)，則會(huì)保持A3處的錯(cuò)誤狀態(tài)。本文在這里改變了第三級(jí)第四級(jí)的連接關(guān)系，使D3節(jié)點(diǎn)處的錯(cuò)誤電平輸入到第二層DI單元的NMOS上，而第一層上正確的電平輸入到第三層DI單元的NMOS上，使得E2處于保持狀態(tài)，并保持A2的正確狀態(tài)，使錯(cuò)誤信號(hào)不再傳播。同時(shí)第一層上保持正確邏輯狀態(tài)的D1經(jīng)DI12、DI3、DI6、DI9單元將E3、A3、B3、C3的錯(cuò)誤電平修正為正確狀態(tài)。與之類似，不同級(jí)上節(jié)點(diǎn)的其他組合以及輸入D為1時(shí)，發(fā)生的翻轉(zhuǎn)也會(huì)恢復(fù)到正確的邏輯狀態(tài)。第三種情況，本文選擇B1與C2節(jié)點(diǎn)進(jìn)行故障注入，在輸入D為0的情況下，若B1與C2節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)，則B1由1變?yōu)?，C2由0變?yōu)?；第三級(jí)DI單元的輸出C1節(jié)點(diǎn)處于保持狀態(tài)，將保留正確的邏輯狀態(tài)；而C2節(jié)點(diǎn)由于節(jié)點(diǎn)B2沒(méi)有發(fā)生翻轉(zhuǎn)，并不會(huì)發(fā)生翻轉(zhuǎn)，又被刷新為狀態(tài)0，第三層上沒(méi)有故障注入，C3節(jié)點(diǎn)扔然保持正確邏輯。整個(gè)結(jié)構(gòu)中的節(jié)點(diǎn)都恢復(fù)到正確的邏輯狀態(tài)。與之類似，其他不同層和不同級(jí)上節(jié)點(diǎn)的組合以及輸入D為1時(shí)的情況下，發(fā)生的翻轉(zhuǎn)也會(huì)恢復(fù)到正確的邏輯狀態(tài)。

本文采用雙指數(shù)電流源模型對(duì)ACCRL結(jié)構(gòu)進(jìn)行故障注入，并在同一時(shí)刻在不同節(jié)點(diǎn)處同時(shí)進(jìn)行故障注入，驗(yàn)證ACCRL結(jié)構(gòu)容忍DNUs的能力。由于該結(jié)構(gòu)是靜態(tài)鎖存器，且工作頻率很高，不用考慮漏電流[4]。

首先驗(yàn)證ACCRL結(jié)構(gòu)容忍SEU的能力。選取ACCRL結(jié)構(gòu)中的所有節(jié)點(diǎn)A1、A2、A3、B2、C1、C2、C3、D1、D2、D3進(jìn)行分時(shí)單點(diǎn)故障注入，實(shí)驗(yàn)結(jié)果如圖3所示。在圖3中可以看到發(fā)生翻轉(zhuǎn)的每一個(gè)節(jié)點(diǎn)在邏輯值發(fā)生變化之后，很快地自恢復(fù)成之前存儲(chǔ)的邏輯值。說(shuō)明ACCRL結(jié)構(gòu)能夠完全容忍由高能粒子引起的SEU。

另外為了全面模擬上文中提到發(fā)生DNUs的節(jié)點(diǎn)對(duì)組合，實(shí)驗(yàn)在上文的每一種分類中都選取了一個(gè)節(jié)點(diǎn)對(duì)組合，分別為(A1,A3)、(B3,D2)、(A1,C1)、(B2,C2)。實(shí)驗(yàn)結(jié)果如圖4所示，在圖中可以看到發(fā)生翻轉(zhuǎn)的節(jié)點(diǎn)對(duì)在發(fā)生邏輯值翻轉(zhuǎn)之后，在很短的時(shí)間內(nèi)就自恢復(fù)成之前存儲(chǔ)的邏輯值。說(shuō)明ACCRL結(jié)構(gòu)能夠完全容忍由高能粒子引起DNUs。

2 對(duì)比仿真

采用HSPICE工具對(duì)ACCRL結(jié)構(gòu)以及現(xiàn)存的容錯(cuò)結(jié)構(gòu)進(jìn)行功耗、延遲以及PDP方面的比較。仿真條件如下：采用45nm PTM工藝，溫度設(shè)置為25 ℃，電源電壓設(shè)置為1 V。為了公平起見(jiàn)，本文中涉及到的所有結(jié)構(gòu)的尺寸為能完成其設(shè)定功能的最小尺寸[5]。

2.1 面積開銷與功耗分析

采用UST(Unit Size Transistors)來(lái)衡量面積開銷。并在UST中加入了源區(qū)和漏區(qū)的面積，具體計(jì)算公式為

圖4 ACCRL結(jié)構(gòu)兩個(gè)節(jié)點(diǎn)故障注入波形

由于提出的ACCRL結(jié)構(gòu)采用了只有兩個(gè)晶體管組成的DI單元作為核心器件，并且在內(nèi)部的連線上舍棄了正常的連線方式，采用了交叉耦合的連線方式，減少了器件的使用。與其他加固結(jié)構(gòu)的面積開銷比較如圖5所示，在圖中可以看到在UST這一項(xiàng)指標(biāo)中DONUT結(jié)構(gòu)和提出的ACCRL結(jié)構(gòu)的面積開銷要明顯小于其他結(jié)構(gòu)。

圖5 相關(guān)結(jié)構(gòu)面積開銷比較

面積開銷一般與功耗相對(duì)應(yīng)，本文選擇的對(duì)比結(jié)構(gòu)大部分采用了大量的鐘控模塊，所以造成有些結(jié)構(gòu)的面積與功耗不相符的情況。與其他加固結(jié)構(gòu)的功耗開銷比較如圖6所示，在圖6中可以看到ACCRL結(jié)構(gòu)的功耗僅大于LSEDUT、HRDNUT、DNURHL三個(gè)結(jié)構(gòu)的功耗。而LSEDUT、HRDNUT、DNURHL三個(gè)結(jié)構(gòu)為了降低功耗，在內(nèi)部加入了大量的鐘控單元，這樣雖然降低了功耗，但是帶來(lái)的面積開銷是巨大的?？梢钥吹絃SEDUT的面積開銷比ACCRL結(jié)構(gòu)增加了136%，而功耗僅僅降低了7%。HRDNUT面積開銷增加了21%而功耗也僅僅降低了14%，DNURHL面積開銷增加了31%而功耗也僅僅降低了28%。大量的鐘控模塊還可能造成整個(gè)電路的不穩(wěn)定性。綜合考慮了面積開銷與功耗后，在ACCRL結(jié)構(gòu)中也加入了小部分鐘控結(jié)構(gòu)，達(dá)到了面積開銷與功耗兩方面較好的指標(biāo)。

圖6 相關(guān)結(jié)構(gòu)功耗比較

2.2 PDP分析

PDP能夠很好地衡量一個(gè)電路的功耗延遲特性。本文比較了這些結(jié)構(gòu)的D-Q延時(shí)(輸入輸出延遲)和整個(gè)電路的平均功耗的乘積。與其他加固結(jié)構(gòu)的PDP比較如圖7所示,在圖7中可以看出ACCRL結(jié)構(gòu)由于具有較小的功耗和延遲，使得整體的PDP也處于較小位置。在這些結(jié)構(gòu)中只有DNURHL的PDP比文中提出的ACCRL結(jié)構(gòu)PDP小。但是同樣的DNURHL結(jié)構(gòu)為了達(dá)到較小的PDP在結(jié)構(gòu)中加入了大量的鐘控單元。與ACCRL結(jié)構(gòu)對(duì)比PDP只減小4%，面積開銷卻增加了31%。

圖7 相關(guān)結(jié)構(gòu)PDP比較

2.3 綜合考慮

表1總結(jié)了所有結(jié)構(gòu)的面積開銷、功耗、延遲，以及PDP方面的指標(biāo)。ACCRL結(jié)構(gòu)比所有對(duì)比結(jié)構(gòu)的平均面積開銷減小了63%，功耗降低了45%。PDP也是所有結(jié)構(gòu)的最小值。在表1還加入了自恢復(fù)指標(biāo)，用來(lái)表示本文提到的結(jié)構(gòu)在發(fā)生SEU或DNUs后能不能自恢復(fù)所有的內(nèi)部節(jié)點(diǎn)的邏輯狀態(tài)。ACCRL結(jié)構(gòu)不僅能夠使輸出狀態(tài)保持正確值，還能自恢復(fù)所有的內(nèi)部節(jié)點(diǎn)。

表1 各存儲(chǔ)單元各項(xiàng)數(shù)據(jù)一覽表

3 結(jié)束語(yǔ)

本文提出了一種高可靠的鎖存器。該鎖存器以DI單元作為核心器件，并且內(nèi)部連線采用了交叉互連，顯著減少了器件個(gè)數(shù)的使用。在45nm PTM工藝下的HSPICE仿真表明，該結(jié)構(gòu)不僅能夠完全容忍由輻射引起的SEU以及DNUs，而且與傳統(tǒng)的具有容錯(cuò)性能的鎖存器相比，在面積、功耗、PDP方面都有很大的提升。另外空間環(huán)境是極為復(fù)雜的，工作在太空中芯片還存在總劑量效應(yīng)等一系列的不良輻射反應(yīng)。本文采用的HSPICE模擬方法只能初步分析SEU對(duì)電路結(jié)構(gòu)的影響，還需要將該結(jié)構(gòu)插入實(shí)際芯片中進(jìn)行更加精確的輻照實(shí)驗(yàn)，進(jìn)一步研究電路的可靠性以及分析空間其他因素的影響。