谷鵬

（河北普興電子科技股份有限公司 河北省石家莊市 050200）

在現(xiàn)今的大規(guī)模集成電路中，硅外延材料是常見的基礎(chǔ)材料，同時也被應(yīng)用在分立式器件中。重?fù)诫s硼襯底輕摻硼外延片（P/P+）主要應(yīng)用于CMOS 大規(guī)模集成電路和器件工藝，可有效改善抗閉鎖性能[1]；P/P+外延片也可應(yīng)用于微波功率LDMOS 器件[2]。在當(dāng)前我國的集成電路中，8 英寸的有著最大的從含量和使用。然而8 英寸P/P+硅外延材料的國產(chǎn)產(chǎn)量也無法符合實際的需要，同時產(chǎn)能也難以滿足市場的使用需求[3]，由于存在N 型雜質(zhì)補償、高密度的失配位錯、均勻性差等亟待解決的問題，P/P+外延材料的生長一直受到制約。王啟元等對6 寸桶式爐生長的P/P+外延片的均勻性控制進(jìn)行了闡述[4]；呂婷等改進(jìn)了兩步生長工藝，獲得了高均勻性的6 寸P/P+外延片[5]；安靜等對6 寸平板爐的P/P+外延片的生長工藝進(jìn)行了研究[6]；以上均未提及8 英寸等更大尺寸的生長工藝和均勻性控制方法。劉小青等研究了單片外延爐制備的8 英寸薄層硅外延片的工藝，但重點是重?fù)絅 型襯底N 型（N/N+）外延片，未具體研究P/P+外延工藝[3]。

本文通過單片外延爐制備薄層8 英寸P/P+外延片，探索優(yōu)化P/P+外延工藝的均勻性控制和缺陷控制，為8 英寸及以上大尺寸的P/P+外延片產(chǎn)業(yè)化提供有意義的參考。

1 工藝試驗

1.1 外延設(shè)備研究

使用ASM 公司的E2000 型單片外延爐，開展相應(yīng)的工藝試驗。參考圖1 結(jié)構(gòu)。將石英腔體置于水平位置，其中放上能夠旋轉(zhuǎn)的石墨基座，并且在四個邊緣處和基座中心處，都進(jìn)行溫度探測，做好相應(yīng)的控制。每次生長1 片，從腔體前法蘭流入工藝氣體，然后從后法蘭流出。

1.2 工藝設(shè)定

在本研究中，選擇8 英寸摻硼（Boron）雜質(zhì)襯底作為實驗材料，其電阻率是0.002-0.003Ω·cm 范圍中，生長用三氯氫硅（SiHCl3，簡稱TCS）

實驗參數(shù)：外延層厚度w 為4.0μm，電阻率ρ 為0.35Ω·cm。

使用工藝為常壓外延工藝。在外延生長之前，要針對襯底利用氯化氫（HCl）做好原位腐蝕拋光，從而將表面上存在的一些剩余的氧化層（SiO2）去除。在外延工作中，要分兩步走：第一步是本征覆蓋層的生產(chǎn)，對襯底雜質(zhì)進(jìn)行抑制。第二步主要是加入摻雜劑硼烷（B2H6）。

1.3 材料性能表征

硅片表面分析儀在利用中，能夠?qū)ν庋悠w粒分布測量；使用傅里葉變換紅外反射法（FT-IR），對外延層厚度分布策略；使用汞探針電容電壓法（Hg-CV），對電阻率分布策略；使用擴(kuò)展電阻法（Spreading Resistance Profiling，SRP），對系統(tǒng)本征值以及外延層過渡區(qū)進(jìn)行策略。如果厚度電阻率不均，需要利用公式：均勻性U%=（最大值Max-最小值Min）/（最大值Max+最小值Min）×100%計算。

圖1：反應(yīng)室結(jié)構(gòu)

圖2：本征外延層的SRP 曲線

2 結(jié)果與分析

2.1 外延生長系統(tǒng)驗證

外延生長前，需要對生長系統(tǒng)進(jìn)行自摻雜驗證。驗證的方式是測試系統(tǒng)本征值。在輕摻硼襯底上生長10～15μm 左右厚度的本征外延層，使用SRP技術(shù)測試本征外延層的剖面分布和平坦區(qū)電阻率。圖2 為測試結(jié)果，橫坐標(biāo)為由外延表層至襯底方向的深度，縱坐標(biāo)為本征電阻率數(shù)值ρi。

本征1 外延層曲線平坦，至襯底的過渡區(qū)，曲線光滑自然過渡，外延表層測得的電阻率數(shù)值ρi約為900Ω·cm（本征要求＞300Ω·cm），說明系統(tǒng)自摻雜質(zhì)較小，原料氣體TCS 滿足使用要求；

本征2 外延層曲線平坦，但在過渡區(qū)出現(xiàn)高阻夾層，說明系統(tǒng)存在N 型雜質(zhì)補償，形成高阻PN 結(jié)，且外延層為N 型，不滿足P型外延的生長要求；

本征3 外延層曲線不平坦，越靠近表面，本征電阻率ρi越高，達(dá)到6000～10000Ω·cm，雖然沒有高阻夾層出現(xiàn)，但說明系統(tǒng)仍然存在N 型雜質(zhì)補償，只不過外延層仍然為P 型，同樣不滿足P 型外延的生長要求。

如果我們在本征2 或本征3 的系統(tǒng)條件下，進(jìn)行P 型外延生長，片間一致性就會不可控，電阻率變得不穩(wěn)定，且均勻性變差，不滿足集成電路或器件的使用要求，因此外延生長前，必須對系統(tǒng)進(jìn)行本征驗證，只有達(dá)到本征1 的結(jié)果時，方可進(jìn)行外延生長。

2.2 滑移線控制

由于硼原子與硅原子直徑相差較大，重?fù)脚鹨r底內(nèi)，晶格畸變較嚴(yán)重，存在失配位錯缺陷，在此襯底上生長外延層，如果控制不好，很容易將此缺陷放大，形成滑移線[7]。外延片滑移線的形核與增殖與溫度梯度存在密切關(guān)系[8]，對于大尺寸單片外延爐來說，對于邊緣和中心的溫差θ，P 型外延片有著很強(qiáng)的敏感性，并且溫差θ 在大于θt情況下，產(chǎn)生大量滑移線增殖。具體參考圖3。當(dāng)溫差θ=-40℃時，滑移線已經(jīng)存在，并且總長l 達(dá)到181mm，如圖3（a）所示；當(dāng)θ=-45℃時，滑移線總長l 為23mm，總長和數(shù)量有所減少，但依然存在，見圖3（b）；當(dāng)θ=-50℃時，滑移線總長l 和數(shù)量均為0，見圖3（c）。因此，該P 型外延片滑移線形核的溫度門檻值θt應(yīng)在-45℃～-50℃之間，在調(diào)整溫區(qū)過程中，溫度偏差θ 必須小于θt，否則就會形成失配位錯，引起滑移線增殖，使晶格質(zhì)量下降。

2.3 外延層電阻率不均勻性控制

大尺寸單片外延爐容易發(fā)生邊緣自摻現(xiàn)象，主要表現(xiàn)為重?fù)揭r底雜質(zhì)通過邊緣進(jìn)入外延層，引起邊緣電阻率降低，分析原因可能是單片外延爐有著偏高的生長問題，特別是和一些其他的感應(yīng)加熱的爐比起來，通常溫度為1150℃左右，但是普通的平板式外延爐的溫度是低于1100℃，如果溫度太高，容易襯底雜質(zhì)逐漸向四周呈現(xiàn)分散的效果，這就降低了外延層電阻率，特別是邊緣電阻率，產(chǎn)生明顯的降低。因此，適當(dāng)降低外延片邊緣的溫度，可以提高邊緣電阻率，但提高的幅度是有限的，在設(shè)備自摻雜較重的情況下，這種手段效果不明顯。對于8 英寸的薄層外延片，為了改變其周圍電阻率，確保溫度是1150℃，并且在H2流量以及恒定的溫區(qū)下，設(shè)置TCS 流量，能夠讓G 實現(xiàn)2.5μm/min，3.5μm/min 和4.5μm/min，沿外研片半徑r，測量中心點電阻率ρc、1/2r 電阻率ρ1/2r、據(jù)邊緣10mm 處電阻率ρ10mm、據(jù)邊緣6mm 處電阻率ρ6mm和據(jù)邊緣3mm 處電阻率ρ3mm，數(shù)據(jù)趨勢圖見圖4。在生長速率快速加大的情況下，徑向電阻率就會減小，同時邊緣3mm 電阻率增加，產(chǎn)生的另外現(xiàn)象為，如果生長速率大于3.5μm/min 時，其最大的電阻率就會從邊緣10mm 逐漸改變成為6mm。因此，在生長速率增加的情況下，會降低系統(tǒng)自摻雜的影響區(qū)域。

實驗說明，通過提高外延生長速率，也可以降低大尺寸P 型薄層外延片的電阻率不均勻性。

3 結(jié)論

圖3：不同溫度偏差下硅外延片的滑移線分布圖

圖4：生長速率不同，沿半徑不同位置點的電阻率改變

單片外延生長系統(tǒng)制備8 英寸薄層外延片，通過本征測試來驗證生長系統(tǒng)是否滿足生產(chǎn)；通過調(diào)整邊緣和中心溫差來改善失配滑移的形核；對外延生長速率提高，增強(qiáng)邊緣3mm 的電阻率，顯著改善外延片邊緣位置的電阻率，防止不均勻問題的產(chǎn)生。將之上的策略綜合起來應(yīng)用，能夠使得8 英寸薄層P 型外延片產(chǎn)生明顯的離散現(xiàn)象，從而增強(qiáng)其生產(chǎn)。