熊麗萍

摘要：本文根據(jù)智能多媒體路由器的發(fā)展現(xiàn)狀和應(yīng)用需求，介紹了一款智能多媒體路由器電路的PCB設(shè)計方案，該智能多媒體路由器以ARM Cortex-A7為主控，具有HDMI TX高清，MIPI DSI屏，PCIe2.0，USB2.0 OTG，USB3.0，SATA，千兆網(wǎng)口等接口。本設(shè)計根據(jù)信號完整性理論，采用Cadence Allegro軟件，從電路板疊層結(jié)構(gòu)設(shè)計、布局原則、布線規(guī)則、高速信號走線等方面給出了PCB設(shè)計過程與技巧，經(jīng)測試，該多媒體路由器符合設(shè)計要求。

關(guān)鍵詞：Cadence Allegro;多媒體路由器;高速電路;PCB

中圖分類號：TN402 文獻(xiàn)標(biāo)識碼：A 文章編號：1007-9416（2020）02-0103-03

0 引言

隨著電子技術(shù)和寬帶網(wǎng)絡(luò)的迅猛發(fā)展，人們對多媒體業(yè)務(wù)的需求日益增加?；谌藗儗W(wǎng)絡(luò)高清視頻觀看、新聞瀏覽、在線游戲等方面的需求，智能多媒體路由器應(yīng)運而生，它具有強(qiáng)大的處理能力和高速數(shù)據(jù)傳輸速率，在視頻處理能力、低功耗上、軟件系統(tǒng)、人機(jī)交互界面方面都具有強(qiáng)大的優(yōu)勢?？梢杂糜诩彝ル娨暩咔逡曨l觀看，家庭多媒體數(shù)據(jù)存儲和網(wǎng)絡(luò)互連。目前，電子產(chǎn)品正按照高速度、高密度、大存儲量的趨勢迅猛發(fā)展。電子產(chǎn)品設(shè)計和制造的可靠性成為一項重要課題，PCB設(shè)計、制造和應(yīng)用技術(shù)不僅涉及越來越多的高新技術(shù)，成本也越來越高，亟需對PCB技術(shù)的深入領(lǐng)域進(jìn)行研究與探索。應(yīng)深圳市曙之光通訊有限公司的要求，本文完成了基于MT7623N四核處理器的多媒體路由器PCB設(shè)計，該路由器電路包含運行頻率高達(dá)1.3GHz的四核ARM Cortex-A7 MP核心，2GB的DDR，以及括各種外設(shè)，包括HDMI TX，MIPI DSI，PCIe2.0，USB2.0 OTG，USB3.0端口，SATA端口，5個千兆以太網(wǎng)，可用于高性能無線路由，家庭娛樂，家庭自動化等領(lǐng)域。經(jīng)過評估，該電路信號速率高，集成度高，電路復(fù)雜度高，在PCB設(shè)計中，給信號完整性和電磁兼容性設(shè)計帶來了較大考驗。

1 信號完整性基本理論

信號完整性（Signal Integrity，SI）指的是在高速電路中信號的電流、電壓在互聯(lián)傳輸過程中的質(zhì)量問題[1]。信號完整性問題產(chǎn)生的原因在于：高速信號的時鐘頻率高，上升時間很短，電路板上的寄生電容和寄生電感會產(chǎn)生噪聲信號或瞬態(tài)信號，從而產(chǎn)生反射、衰減振蕩、串?dāng)_和時序等問題，從而降低信號質(zhì)量甚至導(dǎo)致系統(tǒng)失效。影響高速PCB信號完整性的因素通常有傳輸線阻抗不連續(xù)，電路走線之間的串?dāng)_，回流路徑的完整性等。

在高速PCB設(shè)計中，要解決信號完整性問題，需要了解傳輸線理論。傳輸線是由兩條有一定長度的導(dǎo)線組成的，在PCB上常用的單端傳輸線有微帶線和帶狀線，在高速電路中，傳輸線上常見的信號完整性問題是反射和串?dāng)_。反射通常是因為傳輸線上的走線不均勻?qū)е伦杩共贿B續(xù)，或者走線阻抗不匹配，導(dǎo)致兩端走線將一部分的電壓反射回來，這個電壓繼續(xù)反射從而形成振蕩[2]。如果要抑制反射，需在負(fù)載端和傳輸線做阻抗匹配。目前阻抗匹配的方法主要有終端并聯(lián)端接、終端并聯(lián)端接、并行RC端接、二極管并行端接等方法。串?dāng)_是指當(dāng)兩根傳輸線靠近時，信號產(chǎn)生的電場和磁場會互相干擾，產(chǎn)生能量的耦合。為了避免信號線之間的串?dāng)_，在信號線走線時，通常采取盡量少走信號的平行線，來減小信號線之間的耦合長度，進(jìn)而減少信號線間的串?dāng)_。適當(dāng)?shù)臏p小傳輸線間的互容互感，就可以盡可能的減少信號間的串?dāng)_。當(dāng)傳輸線間的距離越大，耦合的電容一般會越小，因此我們在繪制PCB時，在滿足要求的情況下，盡可能的加大信號線間的間距，減小信號線的邊緣電場，從而使容性串?dāng)_降低。傳輸線上的電流越小，耦合的電感一般會越小，所以在實際設(shè)計電路時，在滿足信號驅(qū)動的情況下，盡量減小傳輸線上的電流大小[3]。

在PCB設(shè)計中要根據(jù)特性阻抗確定相應(yīng)的走線參數(shù)，通常使用工具計算相應(yīng)的特性阻抗，本設(shè)計中使用Polar Si9000，通過選擇與PCB設(shè)計相符合的傳輸線模型，計算出線寬線距等規(guī)則設(shè)置值。

2 高速PCB設(shè)計流程

Cadence SPB 16.6是Cadence公司推出的集原理圖設(shè)計、PCB設(shè)計和PCB仿真功能于一體的高性能電路設(shè)計軟件，其中，Allegro主要用于PCB電路設(shè)計。本項目基于Cadence SPB 16.6環(huán)境設(shè)計PCB，設(shè)計包含以下流程和內(nèi)容：

（1）根據(jù)結(jié)構(gòu)要素制定PCB板框，完成固定元件定位，確保產(chǎn)品可裝配性;（2）根據(jù)信號與電源復(fù)雜程度進(jìn)行PCB疊層結(jié)構(gòu)設(shè)計;（3）根據(jù)特性阻抗的匹配需求設(shè)置高速信號線寬、線距，保證高速信號阻抗連續(xù)，避免反射;（4）信號分類和屏蔽設(shè)計;（5）電源平面層的分割;（6）BGA及各類信號走線設(shè)計;（7）SI、PI、EMI仿真分析;（8）導(dǎo)出PCB制造文件，制作樣板;（9）電路功能測試，產(chǎn)品EMC測試。設(shè)計流程如圖1所示。

3 智能多媒體路由器的設(shè)計流程

3.1 PCB層疊結(jié)構(gòu)設(shè)計

在高速電路板的層疊設(shè)計中，需要綜合考慮多層PCB板層數(shù)目、介質(zhì)類型、疊層方案等因素，才能達(dá)到設(shè)計要求。本電路中包含2GB的DDR3，布線密度高，且射頻信號與數(shù)字信號共存，需要選擇多層板。綜合考慮產(chǎn)品性能、穩(wěn)定性和成本要求，本文的多媒體路由器采用6層板層疊設(shè)計。PCB板厚為1.6mm，表面鋪銅為1oz，具有良好的散熱性能，具體的疊層結(jié)構(gòu)如圖2所示：

在電路層疊結(jié)構(gòu)設(shè)計中，TOP和BOTTOM層有最近距離的參考地平面，可以減小信號和電源回流面積，進(jìn)而大大減小共模電流，減弱電磁輻射。因此，本設(shè)計中高速信號一般走線分布在TOP層和BOTTOM層，各層功能和信號走線做了分配如下：TOP層主要走線有PCIe、Tx網(wǎng)口、USB OTG、HDMI、以及DDR部分線;SIG_X信號層主要走普通信號線以及部分DDR走線;SIG_Y信號層主要走通用I/O接口線;BOTTOM層主要走線為USB差分線和MIPI視屏顯示信號線;GND和PWR層則分別為地平面和電源分布層。

3.2 PCB布局

通過與合作企業(yè)溝通，確定企業(yè)對于電路板尺寸、特殊元件、接口位置的要求，再根據(jù)PCB布局的一般原則進(jìn)行布局，布局情況如圖3所示。

在本電路布局中遵循幾點原則：（1）核心元件不要放在PCB邊緣，并結(jié)合接口位置使之便于走線;（2）依據(jù)電路各個模塊劃分大致區(qū)域，以各個模塊的核心元件為中心布局其他器件;（3）盡量使PCB上的元件均勻、緊湊和整齊排列，走線盡量短;（4）布局時充分考慮高速電路的PCB的信號完整性、電源完整性和電磁兼容性問題。

電路板的接口分布在電路板四周，左側(cè)為以太網(wǎng)接口，下邊依次為GPIO接口、USB3.0接口、HDMI高清視頻接口、USB OTG接口，右邊有一個SD卡槽，左上邊有一個SATA接口。主芯片MT7623放置在TOP層，DDR芯片放在靠近主控的位置，這樣便于對其數(shù)據(jù)線、地址線和控制信號線進(jìn)行等長布線，終端匹配電阻和排阻靠近DDR芯片;電源管理芯片MT6323L盡量靠近主控;主控芯片為BGA封裝，為便于焊接，在布局時為其周圍留有一定的距離，約為4mm左右。去耦電容擺放在MT7623的背面，靠近電源引腳，且平均分配，而且MT7623的電源管腳和地管腳特別多，所以本系統(tǒng)采用封裝為0402的電容。

3.3 電路布線

高速電路布線是整個PCB設(shè)計中要求高、技巧性強(qiáng)的部分，前面的規(guī)劃和設(shè)計也是為了能夠更好地完成電路布線，保證信號完整性要求。

3.3.1 差分信號布線

差分信號（Differential Signal）是信號的驅(qū)動端發(fā)送幅值相同、方向反相的兩個信號。和普通信號相比，差分信號抗干擾能力強(qiáng)，能有效抑制EMI，且時序定位精確。由于差分信號頻率一般較高，所以在走線過程中，要遵循幾點原則：（1）差分線走線要盡量不要打折和打孔，走線過孔數(shù)目不多于2個;（2）每一對線在換層處需配一個GND過孔，用于回路通道;（3）差分信號對全程要求等長等距，等長要求放在首位，其次是等距和邊距;（4）繞線統(tǒng)一用弧線;（5）差分信號均需要參考到GND層;（6）差分信號和其他帶有電氣屬性的走線、銅箔、零件PIN腳的間距，需控制在4倍線寬以上，與過孔10mil間距以上，與其他高頻信號，如CLK等，間距必須在50mil以上。

本設(shè)計中的差分對信號包括DDR源同步時鐘、USB傳輸、HDMI時鐘和數(shù)據(jù)、MIPI視頻傳輸、PCIe時鐘和數(shù)據(jù)收發(fā)、SATA數(shù)據(jù)收發(fā)等。前面已用Polar Si9000計算出了匹配阻抗對應(yīng)的線寬線距等規(guī)則，接著在Allegro Constraint Manager中設(shè)置好差分對，再將匹配阻抗對應(yīng)的規(guī)則賦予給差分對。

3.3.2 DDR等長布線設(shè)計

在本系統(tǒng)中，主控芯片與DDR芯片需要進(jìn)行高速數(shù)據(jù)交換，時鐘信號的頻率非常高，為了滿足DDR數(shù)據(jù)傳輸?shù)臅r序要求，需要對DDR數(shù)據(jù)線進(jìn)行等長處理，通常以蛇形線來增加信號線的走線長度。通過查閱MT7623N和DDR芯片K4B4G0846E-BYK0的數(shù)據(jù)手冊，在信號線的終端采用終端并聯(lián)電阻匹配方式，匹配阻值為33Ω的排阻，差分時鐘線并聯(lián)100Ω的電阻。

在本設(shè)計中對DDR進(jìn)行等長走線的處理步驟如下：將并聯(lián)匹配排阻和電阻放置于靠近DDR芯片附近;接著，在Allegro中打開“constraint manager”→“relative propagation delay”，為所有需要等長的信號線建立pin pair對，然后建立等長group，設(shè)置走線的誤差范圍;在本系統(tǒng)中，根據(jù)DDR的等長要求地址線DDR-AD、時鐘線DDR-CLK、控制命令線DDR-CM、數(shù)據(jù)線組DDR-DQ0、DDR-DQ1、DDR-DQ2、DDR-DQ3;根據(jù)設(shè)置好的走線規(guī)則，通過蛇形走線來增加走線長度，以保證走線誤差在要求誤差范圍之內(nèi)。

3.3.3 電源層布線

本系統(tǒng)所有電源均分布在第5層電源層PWR，將電源層分割成5部分，分別為12V、1.15VIC、3.3VIC、5V，即LED屏幕背光供電電源、1.15芯片供電電源、3.3V芯片電源、5V電源。由于PWR層阻抗低，供電穩(wěn)定，為了滿足回流的需要，本設(shè)計在PWR層也分割了GND。

3.3.4 布線檢查

電路布線設(shè)計全部完成后，通常對電路做如下檢查之后再生成加工制造文件：DRC檢查，檢查PCB的布線是否符合設(shè)計規(guī)則;檢查PCB是否還有未完成的走線，死銅是否已經(jīng)全部刪除，是否還有不滿足要求的走線需要修改;檢查電源和地線寬度是否符合電流要求;檢查絲印是否均可見;檢查定位點的位置是否正確。

參考文獻(xiàn)

[1] 唐駿，孫園，陳麗安.高速PCB信號完整性分析與仿真[C].2008年全國電磁兼容學(xué)術(shù)會議（EMC'08），2008.

[2] 畢曉瑩.高速PCB設(shè)計與信號完整性仿真分析[C].第七屆全國印制電路學(xué)術(shù)年會論文集，2004.

[3] 傅驍慧.TMS320DM365視頻電路板設(shè)計與信號完整性分析[D].杭州：浙江工業(yè)大學(xué)，2015.

PCB Design of? Intelligent Multi-media Router Based on Cadence Allegro

XIONG Li-ping

（Dongguan Polytechnic， Dongguan? Guangdong? 523808）

Abstract：according to the development and application requirements of the intelligent multimedia router， this paper introduces a PCB design scheme of the circuit of the intelligent multimedia router， the intelligent multimedia router is mainly controlled by arm cortex-a7， with HDMI TX HD， Mipi DSI screen， pcie2.0， USB2.0 OTG， USB3.0， SATA， Gigabit network port and other interfaces. According to the theory of signal integrity， this design uses Cadence Allegro to provide PCB design process and skills of circuit board laminated structure design ， layout principle， wiring rules， high-speed signal routing， etc. after testing， the multimedia router meets the design requirements.

Key words：cadence allegro; multi-media router; high speed circuit; PCB