一種高速背板連接器的設計

木青峰 曹永泉 蘇文玉

要：對一種高速率數(shù)據(jù)傳輸連接器進行了理論設計與仿真分析。對連接器的接觸件、屏蔽結(jié)構(gòu)等細節(jié)進行設計，從時域、頻域?qū)υ撛O計進行了電磁仿真分析與優(yōu)化，信號完整性仿真結(jié)果表明：連接器的高速性能滿足56 Gb/s的高速數(shù)據(jù)傳輸要求。

關鍵詞：高速率;數(shù)據(jù)傳輸;連接器;信號完整性

0? ? 引言

基于我國信息化戰(zhàn)略的要求，通信領域、消費電子、大數(shù)據(jù)領域持續(xù)快速發(fā)展。受益于行業(yè)的繁榮，具有“連接器明珠”之稱的高速背板連接器占據(jù)了大量市場份額。

高速連接器的密度與傳輸速率越來越高，空間限制與速率提升使得連接器設計和制造難度進一步加大，高速率數(shù)據(jù)傳輸在連接器內(nèi)遇到的信號完整性問題越來越突出，具體體現(xiàn)在因信號耦合而產(chǎn)生的串擾越來越嚴重。本文根據(jù)實際需求，設計一種高速背板連接器，傳輸速率達56 Gb/s，經(jīng)信號完整性仿真驗證，本設計滿足使用要求。

1? ? 高速連接器設計

1.1? ? 設計指標

結(jié)合使用要求，連接器設計的技術(shù)指標如下：

（1）特性阻抗：（92±10）Ω;

（2）近端/遠端串擾≤-30 dB;

（3）插入損耗（絕對值）≤3 dB;

（4）回波損耗≤-10 dB（0.05～

15 GHz）/≤-5 dB（15～28 GHz）。

1.2? ? 整體結(jié)構(gòu)設計

連接器分插頭、插座兩部分。插座由基座、屏蔽件、信號接觸件組成（圖1）;插頭采用wafer（信號模塊）陣列排布模塊化設計，由基座、wafer、固定件組成（圖2），其中wafer包含差分信號對與屏蔽件（圖3）。

1.3? ? 連接器footprint設計

連接器的footprint信號針與接地針的布局對串擾影響較大，根據(jù)相關研究分析（圖4、圖5）[1]，相鄰wafer的差分對交錯排列是降低串擾的有效方法。圖4所示為差分對兩種排列方式，交錯型排列的相鄰差分對錯開一定距離D。圖5為兩種排列差分對串擾仿真結(jié)果，從圖5可以看出，交錯排列近端串擾優(yōu)化約20 dB，遠端串擾優(yōu)化約30 dB?？紤]到空間限制以及某一差分對受周圍差分對的影響，D并不是越大越好，一般小于λ/4（λ為信號波長）。本設計從連接器外形、信號完整性兩方面考量，取D=1.1 mm。

1.4? ? 接觸件設計

連接器接觸區(qū)是阻抗失配較為嚴重的區(qū)域。出于可靠性考慮，彈性接觸件頭部一般伸出一段“短樁（stub）”作為接觸件插合的導向，正是這一段“短樁”易造成諧振，我們稱之為“短樁效應”。為克服短樁效應，本設計采用圖6所示的雙觸點接觸件。經(jīng)信號完整性仿真驗證：單觸點接觸方式，連接器在27 GHz有諧振點（圖7）;雙觸點接觸方式消除了27 GHz的諧振點。

1.5? ? 屏蔽結(jié)構(gòu)設計

屏蔽結(jié)構(gòu)設計需綜合考慮產(chǎn)品空間、零件成本、工藝性、可靠性等多方面因素。本設計為滿足56 Gb/s速率傳輸要求，屏蔽結(jié)構(gòu)將信號傳輸360°包圍，為高速率信號提供完整的返回路徑，同時屏蔽不同差分對間的耦合。圖8所示屏蔽體零件由卡扣結(jié)構(gòu)鉚合固定，差分信號體更靠近平面度易控制的零件。

1.6? ? 差分對等長設計

根據(jù)經(jīng)驗，差分信號的相位差不能大于信號周期的1/10。差分對外側(cè)的傳輸線比內(nèi)側(cè)的機械長度長，根據(jù)電磁波在不同介質(zhì)中傳播速度[式（1）]不同的原理，可通過調(diào)整差分對周圍介電常數(shù)的方法，完成差分對兩條線路電氣等長設計。

信號在傳輸線上的傳播速度為：

如圖9所示，內(nèi)側(cè)傳輸線周圍介質(zhì)節(jié)點常數(shù)大于外側(cè)，使信號在內(nèi)側(cè)傳輸線傳輸速度變“慢”。

2? ? 高速連接器信號完整性仿真分析

高速連接器結(jié)構(gòu)復雜、形式多樣，在設計初期用理論分析方法對其性能進行粗略估算。高速連接器的零件一般為開模件，若因信號完整性問題對零件結(jié)構(gòu)、尺寸進行調(diào)整，則面臨高昂的經(jīng)濟與時間成本。本文采用相關電磁場仿真模擬軟件對本設計的高速傳輸性能加以驗證，如圖10～14所示。

仿真結(jié)果顯示：上升沿21.9 ps（10%～90%），阻抗為84～98 Ω;插損優(yōu)于1.8 dB（0～30 GHz），回損優(yōu)于-13 dB（0.05～15 GHz）以及-8 dB（15～28 GHz）;串擾優(yōu)于30 dB。仿真結(jié)果表明，本設計滿足指標要求，并仍有速率升級空間。

3? ? 結(jié)語

本文根據(jù)實際需求，對高速背板連接器進行結(jié)構(gòu)、信號完整性設計，目前產(chǎn)品處于樣品測試階段，接下來進行產(chǎn)品驗證工作。受限于模具加工工藝水平，有些零件結(jié)構(gòu)進行了讓步設計。相信隨著設計水平和工藝水平的提高，國內(nèi)將涌現(xiàn)出越來越多性能優(yōu)異、成本經(jīng)濟的高速連接器。

[參考文獻]

[1] 徐斌.高速背板連接器的設計與應用[D].南京：南京郵電大學，2017.

收稿日期：2020-03-18

作者簡介：木青峰（1990—），男，湖北襄陽人，助理工程師，研究方向：高速互連。