戴政　陳小敏　廖志忠　楊志強(qiáng)　朱秋明

摘要：? ? ? 針對(duì)傳統(tǒng)信道模型僅對(duì)多徑衰落進(jìn)行統(tǒng)計(jì)建模的問題， 建立了路徑損耗、 陰影衰落、 萊斯（Rice）衰落和瑞利（Rayleigh）衰落等多種信道衰落模型， 提出并實(shí)現(xiàn)了一種基于現(xiàn)場(chǎng)可編程邏輯門陣列（Field-Programmable Gate Array， FPGA）的無線信道衰落實(shí)時(shí)模擬方法， 該方法可精確復(fù)現(xiàn)瑞利、 萊斯和陰影衰落等隨機(jī)衰落。 在此基礎(chǔ)上， 設(shè)計(jì)實(shí)現(xiàn)了一種硬件實(shí)時(shí)統(tǒng)計(jì)隨機(jī)信號(hào)幅值分布的輔助方法。 硬件實(shí)測(cè)結(jié)果表明， 基于本文方法輸出的信道衰落幅值分布、 硬件實(shí)時(shí)統(tǒng)計(jì)結(jié)果均與理論分布吻合， 有效驗(yàn)證了本文信道衰落模擬和硬件實(shí)時(shí)統(tǒng)計(jì)方法的有效性。 因此， 該方法可用于輔助模擬真實(shí)傳播環(huán)境對(duì)無線信號(hào)的隨機(jī)衰落影響。

關(guān)鍵詞：? ? ?信道模型;? FPGA;? 幅值分布;? 萊斯衰落;? 陰影衰落

中圖分類號(hào)：? ? ? TN919文獻(xiàn)標(biāo)識(shí)碼：? ? A文章編號(hào)：? ? ?1673-5048（2020）02-0071-06

0引言

無線信號(hào)傳播過程中由于受到各種信道因素影響， 導(dǎo)致無線通信系統(tǒng)傳輸質(zhì)量不高。 構(gòu)建符合實(shí)際的無線信道衰落模型， 對(duì)評(píng)估及測(cè)試通信系統(tǒng)具有重要意義[1]。 無線信道衰落硬件模擬可用于模擬無線信號(hào)在真實(shí)傳播環(huán)境下的傳播過程， 可縮短無線通信系統(tǒng)研究周期、 削減測(cè)試成本、 降低研發(fā)成本， 已成為評(píng)估及測(cè)試無線通信系統(tǒng)的重要組成部分[2-4]。

傳統(tǒng)信道模型及硬件實(shí)現(xiàn)大多僅考慮多徑衰落。 文獻(xiàn)[5]提出了一種空時(shí)相關(guān)多天線的多徑衰落信道硬件模擬方法;? 文獻(xiàn)[6]進(jìn)行了瑞利和萊斯衰落的硬件實(shí)現(xiàn)， 但并未提及衰落時(shí)域相關(guān)性與衰落幅值分布;? 文獻(xiàn)[7]基于諧波疊加（Sum of Sinusoids，? SoS） 原理設(shè)計(jì)了一種時(shí)域相關(guān)性可控的多徑瑞利衰落信道模擬器。 目前， 信道衰落建模大多針對(duì)復(fù)合衰落信道。 文獻(xiàn)[8]提出了一種復(fù)合衰落信道建模方法并進(jìn)行了信道容量分析;? 文獻(xiàn)[9]提出了一種非平穩(wěn)衰落信道仿真模型， 但并未涉及硬件實(shí)現(xiàn)。

本文在無線信道衰落理論模型基礎(chǔ)上， 提出了一種易于FPGA實(shí)現(xiàn)的無線信道衰落硬件模擬方法。 給出信道衰落實(shí)現(xiàn)方案與硬件統(tǒng)計(jì)實(shí)現(xiàn)方案， 建立了陰影衰落、 萊斯和瑞利信道模型， 并進(jìn)行了硬件實(shí)時(shí)復(fù)現(xiàn)及幅值分布實(shí)時(shí)統(tǒng)計(jì)。 該方法能夠高效復(fù)現(xiàn)瑞利衰落、 萊斯衰落、 陰影衰落和路徑損耗等信道影響因素， 可用于真實(shí)無線傳播環(huán)境的實(shí)時(shí)模擬。

1系統(tǒng)方案

1.1硬件實(shí)現(xiàn)平臺(tái)

本文信道模擬硬件平臺(tái)如圖1所示， 核心器件采用賽靈思公司（Xilinx）FPGA芯片Kintex-7 XC7K410T，?該芯片集成了500個(gè)最大單端輸入/輸出口， 10個(gè)時(shí)鐘管理器模塊， 795個(gè)塊隨機(jī)存取存儲(chǔ)器（Block Random Access Memory， BRAM）， 1 540個(gè)48位數(shù)字信號(hào)處理模塊（Digital Signal Processing 48， DSP48）;? 內(nèi)部集成了信道模塊、 時(shí)鐘模塊、 外圍接口模塊及射頻收發(fā)器模塊。 外圍電路包括電源、 晶振、 第三代雙倍數(shù)據(jù)率存儲(chǔ)器 （Double-Data-Rate Three， DDR3）、 射頻收發(fā)器（AD9364）以及FLASH存儲(chǔ)器等。

1.2總體實(shí)現(xiàn)方案

本文信道衰落模擬及幅值統(tǒng)計(jì)實(shí)現(xiàn)方案如圖2所示。 首先從隨機(jī)存取存儲(chǔ)器（Random Access Memory， RAM）中讀取信道參數(shù)分別產(chǎn)生萊斯/瑞利衰落、 陰影衰落和路徑損耗， 通過撥碼開關(guān)可選擇任一隨機(jī)衰落。 射頻端接收輸入信號(hào)后經(jīng)模數(shù)轉(zhuǎn)換為數(shù)字信號(hào)， 通過所選衰落信道， 最后經(jīng)數(shù)模轉(zhuǎn)換為模擬信號(hào)后由射頻模塊輸出。 經(jīng)過信道衰落后的信號(hào)可通過在線調(diào)試軟件實(shí)時(shí)觀測(cè)幅值分布情況。

1.3衰落理論分布

根據(jù)電磁波信號(hào)幅度在不同距離信道上或不同時(shí)間間隔內(nèi)的變化快慢， 信道衰落有大尺度衰落和小尺度衰落之分。 大尺度衰落隨距離（時(shí)間）變化而緩慢變化， 包含路徑損耗和陰影衰落。 小尺度衰落隨距離（時(shí)間）變化而快速變化， 包含瑞利衰落和萊斯衰落， 也稱為多徑衰落[10]。

萊斯及瑞利衰落硬件實(shí)現(xiàn)如圖4所示。 首先， 從RAM中讀取M+1個(gè)相位和頻率值;? 隨后， 通過M+1個(gè)累加和相加運(yùn)算后經(jīng)過正弦和余弦查找表輸出M+1個(gè)結(jié)果， 將M+1個(gè)結(jié)果分別進(jìn)行累加、 加法及乘法運(yùn)算后得到視距分量（t）和非視距分量（t）， （t）即為瑞利衰落輸出;? 最后， 將（t）和（t）分別和系數(shù)kk+1和1k+1相乘， 并將兩路輸出結(jié)果相加輸出即為萊斯衰落。

2.3硬件統(tǒng)計(jì)實(shí)現(xiàn)方案

硬件實(shí)時(shí)統(tǒng)計(jì)信號(hào)幅值分布克服了軟件回傳硬件數(shù)據(jù)造成的數(shù)據(jù)間斷和無法統(tǒng)計(jì)大量的連續(xù)數(shù)據(jù)的問題， 且無需大量運(yùn)算內(nèi)存。 硬件上實(shí)現(xiàn)幅度分布的實(shí)時(shí)統(tǒng)計(jì)， 需要考慮幅度區(qū)間的合理分段及統(tǒng)計(jì)數(shù)據(jù)量的合理選取。 因此， 需要根據(jù)實(shí)際情況設(shè)定幅度區(qū)間數(shù)量和統(tǒng)計(jì)數(shù)據(jù)量。 假設(shè)隨機(jī)信號(hào)幅度在[-A， A]之間隨機(jī)變化且數(shù)量呈現(xiàn)一定的分布。 針對(duì)隨機(jī)信號(hào)的幅度統(tǒng)計(jì)， 可將幅度范圍[-A， A]分成n個(gè)等長(zhǎng)的區(qū)段， 即[-A， A1），[A1， A2），…，[An-2， An-1）， （An-1， A]， 接著統(tǒng)計(jì)隨機(jī)信號(hào)幅度落在各個(gè)區(qū)段的數(shù)量， 同時(shí)計(jì)算隨機(jī)信號(hào)幅度的均值和方差， 并通過顯示模塊實(shí)時(shí)顯示統(tǒng)計(jì)分布曲線， 然后將統(tǒng)計(jì)分布、 均值和方差等數(shù)據(jù)導(dǎo)出到Matlab軟件進(jìn)行權(quán)值轉(zhuǎn)換處理， 并與理論分布對(duì)比， 分析誤差。 理論上當(dāng)n→∞時(shí)， 隨機(jī)信號(hào)幅度統(tǒng)計(jì)分布與理論分布相同。

本文基于軟件無線電的思想， 將幅度分布實(shí)時(shí)統(tǒng)計(jì)模塊化設(shè)計(jì)， 提供用戶設(shè)定接口， 用戶可以通過模塊接口設(shè)計(jì)區(qū)間和統(tǒng)計(jì)數(shù)量， 增加了使用的靈活性和模塊的可重復(fù)性， 使其更符合實(shí)際應(yīng)用需要。 所設(shè)計(jì)的信號(hào)幅度分布實(shí)時(shí)統(tǒng)計(jì)方案如圖5所示。 由用戶接口控制、 實(shí)時(shí)統(tǒng)計(jì)存儲(chǔ)和輸出控制三部分構(gòu)成。? 用戶接口控制部分實(shí)現(xiàn)了分布類型的選擇和幅度位寬、 幅度分段及統(tǒng)計(jì)長(zhǎng)度的設(shè)置。 用戶接口控制部分輸出及輸入信號(hào)通過實(shí)時(shí)統(tǒng)計(jì)存儲(chǔ)部分幅度統(tǒng)計(jì)和均值方差統(tǒng)計(jì)等工作后， 進(jìn)行數(shù)據(jù)存儲(chǔ)， 最后由輸出控制部分顯示并輸出數(shù)據(jù)。

3硬件實(shí)測(cè)及驗(yàn)證

3.1硬件資源消耗

硬件系統(tǒng)中產(chǎn)生信道衰落是最消耗FPGA資源的部分。 以上行數(shù)據(jù)鏈路為例， 每一路數(shù)據(jù)都需要通過正弦/余弦查找表產(chǎn)生多路正弦/余弦信號(hào)。 考慮到信號(hào)采樣率遠(yuǎn)大于實(shí)際場(chǎng)景中的信道衰落采樣率， 本文采用時(shí)分復(fù)用的思想進(jìn)行設(shè)計(jì)。 該方案包括查找表模塊、 寄存器模塊、 參數(shù)存儲(chǔ)RAM模塊、 信道參數(shù)模塊、 數(shù)字信號(hào)處理模塊、 輸入全局緩沖模塊和內(nèi)插模塊。 其中， 查找表模塊用于生成下行數(shù)據(jù)鏈路， 通過映射關(guān)系可大大降低存儲(chǔ)容量;? RAM模塊用來存儲(chǔ)多張正弦/余弦表;? 信道參數(shù)模塊實(shí)現(xiàn)信道參數(shù)的線性內(nèi)插以及積分計(jì)算;? 數(shù)字信號(hào)處理模塊用于與FPGA之間的實(shí)時(shí)通信;? 全局緩沖模塊用于全局時(shí)鐘輸入管腳相連接的首級(jí)全局緩沖;? 內(nèi)插模塊用于將低速率原始信道衰落內(nèi)插至系統(tǒng)速率。 同時(shí)， 累加計(jì)算部分也會(huì)消耗大量寄存器資源用于存儲(chǔ)中間狀態(tài)。 本文硬件系統(tǒng)實(shí)現(xiàn)的是單徑信道衰落輸出， 理論上單片芯片可完成4×4多輸入多輸出 （Multiple-Input Multiple-Output， MIMO）信道實(shí)時(shí)模擬， 故可滿足真實(shí)場(chǎng)景中信道衰落的實(shí)時(shí)模擬。 整個(gè)信道衰落系統(tǒng)資源消耗如表1所示。

3.2實(shí)測(cè)結(jié)果及驗(yàn)證

本文基于賽靈思公司Kintex-7 FPGA硬件實(shí)現(xiàn)平臺(tái)對(duì)萊斯衰落和陰影衰落信道輸出波形及幅值分布進(jìn)行了設(shè)計(jì)實(shí)現(xiàn)及驗(yàn)證。 首先輸入1 MHz單音信號(hào)進(jìn)行測(cè)試， 可通過撥碼開關(guān)設(shè)置萊斯衰落和陰影衰落， 利用示波器可觀測(cè)測(cè)試信號(hào)通過信道前后波形變化， 通過硬件實(shí)時(shí)統(tǒng)計(jì)幅值分布并通過在線調(diào)試軟件觀測(cè)其分布的變化。

圖6給出了1 MHz單音測(cè)試信號(hào)通過萊斯衰落信道和陰影衰落信道后輸出波形的變化情況。 由圖6（b）～（c）可見，? 信號(hào)經(jīng)衰落后包絡(luò)呈現(xiàn)出明顯的起伏變化。 圖7給出了對(duì)應(yīng)衰落的理論分布和硬件實(shí)測(cè)輸出幅值分布統(tǒng)計(jì)結(jié)果。 由圖可以看出， 實(shí)測(cè)結(jié)果與理論值吻合， 萊斯因子k越大， 波形的起伏越小， 陰影衰落對(duì)波形的起伏影響與σ有關(guān)， σ越大， 波形起伏越大。

4結(jié)論

本文針對(duì)多種不同信道衰落的硬件模擬實(shí)現(xiàn)問題， 設(shè)計(jì)并實(shí)現(xiàn)了一種基于FPGA的硬件復(fù)現(xiàn)及實(shí)時(shí)統(tǒng)計(jì)的信道衰落模擬器。 硬件實(shí)測(cè)結(jié)果表明， 該方法輸出信道衰落幅值分布與理論值吻合， 驗(yàn)證了本文模擬方法的正確性， 可在實(shí)驗(yàn)室模擬真實(shí)傳播環(huán)境下無線信號(hào)的隨機(jī)失真影響。

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Abstract： Aiming at the problem that the traditional statistical channel models only focus on multipath fading， a composite channel fading model including path loss， shadow fading， Rice fading and Rayleigh fading is established. Meanwhile， a realtime simulation method for wireless channel fading based on the fieldprogrammable gate array （FPGA） is proposed， which can accurately reproduce random channel fading such as Rayleigh， Rice and shadow fading. On this basis， a new method for realtime statistical random signal amplitude distribution is designed and implemented. The hardware measured results show that the output amplitude distribution of channel fading and hardware realtime statistical results are consistent with the theoretical distribution， which validates the effectiveness of the channel fading simulation and the hardware realtime statistical method. Thus， it is very helpful to simulate the random fading effect of real propagation environment on wireless signal.

Key words： channel model;? FPGA;? amplitude distribution;? Rice fading;? shadow fading