一種基于二階廣義積分器和延時信號消除算子的改進(jìn)型鎖相環(huán)研究

王庭康，龔 杰

(強(qiáng)電磁工程與新技術(shù)國家重點(diǎn)實(shí)驗(yàn)室(華中科技大學(xué))，湖北 武漢 430074)

0 引言

隨著可再生能源的發(fā)展，并網(wǎng)逆變器作為分布式電源和電網(wǎng)接口，在向電網(wǎng)輸送電能方面發(fā)揮著重要作用[1-6]。并網(wǎng)逆變器的安全穩(wěn)定運(yùn)行需要鎖相環(huán)(phase-locked loop, PLL)來提供相位同步。當(dāng)電網(wǎng)電壓發(fā)生畸變或不平衡時，如何保證精確、快速的鎖相對并網(wǎng)逆變器的控制性能起著至關(guān)重要的作用[7-10]。

在三相系統(tǒng)中，鎖相環(huán)的目標(biāo)是快速準(zhǔn)確地獲得三相電網(wǎng)電壓的基波序分量。一種廣泛應(yīng)用的方法是同步旋轉(zhuǎn)坐標(biāo)系鎖相環(huán)(synchronous reference frame PLL, SRF-PLL)，它可以在理想的電網(wǎng)電壓下快速、準(zhǔn)確地獲得鎖相結(jié)果，但當(dāng)電力信號發(fā)生畸變時，會產(chǎn)生鎖相誤差[11-17]。雖然可以通過減小控制系統(tǒng)的環(huán)路帶寬來抑制它，但在穩(wěn)態(tài)性能和動態(tài)性能之間存在一個折衷。文獻(xiàn)[4-5]提出了雙同步旋轉(zhuǎn)坐標(biāo)系解耦鎖相環(huán)(decoupled double synchronous reference frame PLL, DDSRF-PLL)，它通過雙同步旋轉(zhuǎn)坐標(biāo)系分離正負(fù)序分量，對三相不平衡電網(wǎng)具有良好的鎖相性能。同樣，畸變電壓也很難實(shí)現(xiàn)快速相位同步。文獻(xiàn)[6-7]提出了雙二階廣義積分器鎖相環(huán)(PLL based on double second-order generalized integrator, DSOGI-PLL)，它首先用帶通濾波器濾除諧波，然后用對稱分量法分解基波正序分量，實(shí)現(xiàn)不平衡電壓的相位同步。然而，如何在保證快速響應(yīng)和良好濾波效果的同時設(shè)計出一個濾波效果好的帶通濾波器值得研究。文獻(xiàn)[8-9]中提出一種消除所有次諧波的延遲信號抵消(delay signal cancelation，DSC)算子，但對于許多次諧波，實(shí)現(xiàn)起來更為復(fù)雜。針對電網(wǎng)電壓不平衡和畸變的情況，提出了一種基于DSOGI和DSC的鎖相環(huán)。對于DSOGI，增加了帶寬，只對高次諧波進(jìn)行濾波，提取正序分量，保證了不平衡量的精確相位同步。DSC算子用于濾波低次諧波，與低通濾波器(low pass filter, LPF)相比，可以大大縮短延遲時間，提高動態(tài)響應(yīng)性能。仿真結(jié)果表明，該方法在電網(wǎng)電壓幅值和頻率變化的情況下具有快速、準(zhǔn)確的特點(diǎn)，能夠?qū)﹄娋W(wǎng)電壓不平衡和畸變做出快速響應(yīng)。

1 同步信號算法的鎖相環(huán)結(jié)構(gòu)

1.1 二階廣義積分器及其改進(jìn)

對于常規(guī)的二階廣義積分器正交信號發(fā)生器(SOGI-quadrature signals generator, SOGI-QSG)而言，如圖1(a)所示，二階廣義積分器傳遞函數(shù)[11]：

(1)

根據(jù)SOGI-QSG的框圖，整個系統(tǒng)的傳遞函數(shù)為

(2)

式(2)中，2個傳遞函數(shù)分別表示經(jīng)過SOGI濾波后電壓與實(shí)際電壓之比，經(jīng)過SOGI正交濾波之后電壓與實(shí)際電壓之比。它本質(zhì)上是一個二階帶通濾波器，其幅頻特性和相頻特性可由式(2)推導(dǎo)出：

(3)

(4)

圖2 D(s)和D′(s)的伯德圖Fig.2 Bode diagram of D(s) and D′(s)

1.2 改進(jìn)型鎖相環(huán)結(jié)構(gòu)設(shè)計

為了解決電網(wǎng)電壓不平衡和畸變情況下的精確快速鎖相問題，圖3提出了快速相位同步方法。該鎖相環(huán)由DSOGI-QSG、正序分量計算模塊、延時信號對消模塊和PI調(diào)節(jié)器組成。

圖3 鎖相環(huán)控制結(jié)構(gòu)框圖Fig.3 Control structure block diagram of the proposed PLL

對于正序分量計算模塊，基于對稱分量法[18]，正序分量可以表示為公式(5)所示：

(5)

(6)

2 延遲信號消除算法

延遲消除算子的基本思想是：對于直流分量疊加在交流分量上的信號，在特定的時延之后，將信號加到原始信號中，然后除以2，消除其中的交流信號，而不影響直流分量。在圖4中可以清楚地看到。DSC運(yùn)算符可以表示為式(7)所示(其中Dn是DSC運(yùn)算符)。

圖4 DSC濾波的原理示意圖Fig.4 Principle of DSC operator

(7)

假設(shè)具有特定頻率的交流量可以表示為

(8)

將式(8)代入式(7)計算，得：

(9)

為了消除特定次數(shù)的諧波，需要滿足Dn(f(t))=0，很明顯，繼而需要滿足cos(hπ/n)=0，即

(10)

對于式(10)，通過選擇適當(dāng)?shù)难舆t系數(shù)n，算子可以消除n次諧波。對于三相電網(wǎng)，諧波次數(shù)一般為6k±1(k=0,1,2,…n)。表1顯示了每個諧波所需的延遲系數(shù)n，h(abc)表示abc坐標(biāo)系中的調(diào)和階；h(dq)表示相應(yīng)轉(zhuǎn)換為dq坐標(biāo)系的諧波階數(shù)。一個DSCn運(yùn)算器可以同時消除多個諧波，不需要為每一個諧波都配備DSCn運(yùn)算器，從而縮短了延時時間。

如表1所示，當(dāng)電網(wǎng)電壓發(fā)生畸變，用DSC濾除所有特定次諧波時，DSC運(yùn)算子的延遲時間為分別為D4，D8，D16，D24。顯然，延遲時間如下：

表1 DSC運(yùn)算可消除的諧波分布規(guī)律Table 1 DSC operators needed to eliminate harmonics

(11)

另外，D4的s域傳遞函數(shù)為

(12)

GD4(s)的幅頻特性和相頻特性如圖5(a)和(b)所示。通過對伯德圖的分析可知，DSC運(yùn)算子能完全濾除以上所分析的特定階次的諧波，并能準(zhǔn)確跟蹤電網(wǎng)電壓中含有直流分量、負(fù)序分量和諧波分量時的頻率和相位。

圖5 GD4(s)的伯德圖Fig.5 Bode diagram of GD4(s)

3 仿真驗(yàn)證與結(jié)果分析

為了驗(yàn)證所提出的鎖相環(huán)快速相位同步在電網(wǎng)電壓不平衡和畸變等情況下的有效性，在Matlab/Simulink軟件中建立了仿真模型。為了更加突出本文提出基于二階廣義積分器和延時信號消除算子DSC鎖相環(huán)的有效性，在圖6、7和8中，分別與當(dāng)前廣泛應(yīng)用的單同步坐標(biāo)系軟件鎖相環(huán)(single synchronization reference frame-software phase lock loop, SSRF-SPLL)進(jìn)行了對比，表現(xiàn)了電網(wǎng)電壓幅值變化、三相不平衡電網(wǎng)電壓和電網(wǎng)電壓頻率變化時的同步性能。

如圖6(a)和(b)所示分別為本文所提PLL和SSRF-PLL在電網(wǎng)電壓幅值發(fā)生變化時的鎖相過程。其中，對比圖6(b)中SSRF-PLL鎖相過程，由圖6(a)可知當(dāng)電網(wǎng)三相電壓在0.1 s和0.16 s分別發(fā)生突降30%和突升30%的情況下，相位的獲取過程幾乎不受任何影響，同時頻率可以在15 ms之內(nèi)準(zhǔn)確得到。因此，除了在幅值變化時頻率有小幅波動(PI控制器參數(shù)的影響)外，可以取得和當(dāng)前使用廣泛的SSRF-PLL鎖相一致的效果。

圖6 電網(wǎng)電壓幅值變化時鎖相過程Fig.6 Phase-locked process for grid voltage jumping

如圖7(a)和(b)所示，當(dāng)電網(wǎng)bc兩相電壓幅值在0.1 s和0.16 s分別發(fā)生跌落20%和上升20%時，提出的鎖相環(huán)相位同步、頻率信息獲取整個過程本文PLL和SSRF-SPLL的仿真波形。根據(jù)該仿真圖7(a)可知，如果電網(wǎng)電壓三相不對稱，由于DSOGI可以提取出三相不平衡電壓中的正序分量，通過對正序分量進(jìn)行Park變換后對q軸分量進(jìn)行PI調(diào)節(jié)器的調(diào)節(jié)，保證在三相不平衡時鎖相。而對于圖7(b)在三相不平衡時SSRF-SPLL鎖相過程，電壓幅值一直有波動，且頻率不能夠準(zhǔn)確得到，同時鎖相的角度也發(fā)生很大偏差。因此，本文鎖相環(huán)可以在三相不平衡情況下，15ms內(nèi)準(zhǔn)確地完成鎖相并獲得電壓頻率信息。

圖7 電網(wǎng)電壓三相不平衡時鎖相過程Fig.7 Phase-locked process for three-phase unbalance

如圖8(a)和(b)所示為電網(wǎng)頻率變化時的本文PLL和SSRF-SPLL的鎖相過程。當(dāng)三相電網(wǎng)電壓頻率在0.12 s時由50 Hz變?yōu)?0 Hz時，由于雙二階積分器的頻率自適應(yīng)性的作用，會隨著大電網(wǎng)頻率的變化自動調(diào)整，結(jié)合圖8(a)所示的仿真結(jié)果可知，本文提出的信號同步算法方案在頻率發(fā)生大幅度波動的情況下，也能保證相位同步幾乎不受影響，頻率自適應(yīng)在一個周期內(nèi)完成，可以取得如圖8(b)中SSRF-SPLL鎖相幾乎一致的效果。

圖8 電網(wǎng)電壓頻率變化時鎖相過程Fig.8 Phase-locked process for frequency changing

為了驗(yàn)證DSC在電網(wǎng)電壓畸變情況下的濾波性能，如圖9所示，將SSRF-SPLL，DSOGI-PLL和本文提出的信號同步鎖相環(huán)方案進(jìn)行了對比仿真分析。在0.1～0.16 s的時間內(nèi)，電網(wǎng)電壓發(fā)生畸變，加入了含量為30%的5次諧波。通過圖9(a)本文PLL、圖9(b)DSOGI-PLL以及圖9(c)SSRF-SPLL仿真結(jié)果圖形比較發(fā)現(xiàn)，本文提出的鎖相環(huán)幾乎不受諧波的影響，電壓幅值可以準(zhǔn)確檢測，畸變時刻頻率幾乎沒有波動，鎖相快速準(zhǔn)確；當(dāng)DSOGI-PLL的電壓幅值受DSOGI的影響時，很難濾除系統(tǒng)的帶寬限制，頻率波動，同時由于DSOGI的帶寬限制，DSOGI-PLL的電壓幅值很難完全濾除，頻率也會波動；而對于如圖9(c)中SSRF-SPLL鎖相過程而言，不能夠有效抑制諧波所帶來的影響，在含有背景諧波情況下，頻率一直處于非常大的波動狀態(tài)，且鎖相得到的實(shí)時角度發(fā)生畸變，十分不準(zhǔn)確。因此，本文PLL在電網(wǎng)電壓含有背景諧波情況下，相對于SSRF-SPLL和DSOGI-PLL方案，能夠利用DSC算子消除諧波所帶來的鎖相困擾，準(zhǔn)確且快速完成鎖相過程。

圖9 電網(wǎng)電壓畸變時鎖相過程Fig. 9 Phase-locked process for Voltage distortion

因此，通過在Matlab/Simulink軟件中建立了仿真模型，模擬了上面4種情況(電壓幅值跌落或上升、三相不平衡、頻率發(fā)生變化、含有諧波)，與廣泛使用的SSRF-SPLL進(jìn)行了對比分析，本文所提方案都能夠很好地完成鎖相過程，在電壓幅值跌落或上升和頻率發(fā)生變化情況下，能夠取得和SSRF-SPLL幾乎一致的鎖相效果；在三相不平衡情況下，較SSRF-SPLL而言，具有更好的鎖相效果。特別地，相對于傳統(tǒng)的DSOGI-PLL而言，在電壓發(fā)生畸變情況下，SOGI-QSG設(shè)置的參數(shù)一致，本文方案能夠?yàn)V除完全含有諧波，且具有更好的動態(tài)響應(yīng)速度，鎖相效果更好。

4 結(jié)論

在電網(wǎng)電壓不平衡和畸變的情況下，對于整個電力電子裝置穩(wěn)定運(yùn)行而言，一個快速且準(zhǔn)確的信號同步算法的鎖相環(huán)是基本且重要的一個環(huán)節(jié)。

本文提出了一種利用DSOGI和DSC算子提高濾波性能以及應(yīng)對三相不平衡的鎖相環(huán)。首先，分析了DSOGI的基本原理及其改進(jìn)方法，改進(jìn)方法中系統(tǒng)頻帶寬度與系統(tǒng)增益參數(shù)相關(guān)，其值的設(shè)置需要折衷考慮動態(tài)響應(yīng)速度與濾波效果，而本文中該環(huán)節(jié)僅濾除高次諧波即可，達(dá)到了減小響應(yīng)時間的目的。然后，當(dāng)三相不平衡時，通過DSOGI-QSG環(huán)節(jié)，利用對稱分量法提取正序分量，經(jīng)過Park變換，通過PI調(diào)節(jié)器控制dq同步旋轉(zhuǎn)坐標(biāo)系中q軸分量為零，實(shí)現(xiàn)鎖相。特別地，盡管DSOGI中濾除了高次諧波，但考慮到還有電網(wǎng)畸變條件下可能存在低次諧波，采用延時信號消除算子DSC濾除低次諧波，相對于傳統(tǒng)低通濾波器而言，其延時時間可以大大縮短，提高了動態(tài)響應(yīng)速度。

最后，在Matlab/Simulink軟件中建立仿真模型，將廣泛使用的SSRF-SPLL和本文PLL在電網(wǎng)電壓幅值跌落或上升、三相不平衡、頻率發(fā)生變化、含有諧波4種情況下進(jìn)行了仿真，在電壓幅值跌落或上升和頻率發(fā)生變化情況下，能夠取得和SSRF-SPLL幾乎一致的鎖相效果；在三相不平衡情況下，較SSRF-SPLL而言，具有更好的鎖相效果。且相對于傳統(tǒng)的DSOGI-PLL而言，在電壓發(fā)生畸變情況下，本文方案能夠?yàn)V除完全含有諧波，具有更好鎖相效果。因此，本文所提基于DSOGI和DSC算子的PLL除了完成SSFR-SPLL的鎖相效果外，能夠在電網(wǎng)不平衡和存在諧波污染的情況下實(shí)現(xiàn)快速鎖相。