康明超，孔祥藝，黃立朝，丁 寧，時(shí)晨杰

（中科芯集成電路有限公司，江蘇無錫 214072）

1 引言

數(shù)模轉(zhuǎn)換器（Digital to Analog Converter，DAC）在通信系統(tǒng)、音頻系統(tǒng)和混合信號(hào)系統(tǒng)等眾多領(lǐng)域具有廣泛的應(yīng)用，其主要功能是將數(shù)字信號(hào)轉(zhuǎn)換成與之對(duì)應(yīng)的模擬信號(hào)，在手持式電子產(chǎn)品中，不僅要求數(shù)模轉(zhuǎn)換器具有很低的功耗，還要有很高的信噪比，為適應(yīng)快速發(fā)展的電子產(chǎn)品的需求，數(shù)模轉(zhuǎn)換器的性能也要不斷提高[1]。

數(shù)模轉(zhuǎn)換器有很多種架構(gòu)，常見的架構(gòu)包括R-2R倒梯形電阻網(wǎng)絡(luò)型、串電阻型、電流舵型（Current-Steering）以及電荷再分布型[2]。R-2R倒梯形電阻網(wǎng)絡(luò)型數(shù)模轉(zhuǎn)換器功耗低、面積較小，但是速度較慢[3]。串電阻型數(shù)模轉(zhuǎn)換器具有高分辨率、高精度的優(yōu)點(diǎn)，但是電阻數(shù)目會(huì)隨著分辨率的提高逐漸增多，導(dǎo)致電路面積增大[4]。電流舵型數(shù)模轉(zhuǎn)換器工作速率快，但是功耗大，精度相對(duì)較低[5]。電荷再分布型數(shù)模轉(zhuǎn)換器具有較高的分辨率，但該結(jié)構(gòu)對(duì)電路中電容的精度要求較高，同時(shí)會(huì)增大電路面積[6]。本設(shè)計(jì)提出電流舵與電阻網(wǎng)絡(luò)混合型DAC。電流舵中的電流源采用共源共柵架構(gòu)，有效提高了輸出阻抗，在保持較低功耗和面積的同時(shí)達(dá)到較高的精度。

2 混合型DAC結(jié)構(gòu)設(shè)計(jì)

2.1 DAC整體架構(gòu)設(shè)計(jì)

本設(shè)計(jì)是一款混合型雙通道數(shù)模轉(zhuǎn)換器。其系統(tǒng)結(jié)構(gòu)框圖如圖1所示，該DAC主要由24位串轉(zhuǎn)并移位寄存器模塊、數(shù)據(jù)緩沖模塊、寄存器模塊、輸出緩沖放大器模塊、邏輯控制模塊、下電控制模塊等組成。

圖1 數(shù)模轉(zhuǎn)換器結(jié)構(gòu)框圖

VREF為系統(tǒng)提供穩(wěn)定的參考電壓。24位串轉(zhuǎn)并移位寄存器模塊將DIN串行輸入數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，其中高8位作為邏輯控制位，有通道選擇和寄存器選擇的作用。低16位作為數(shù)據(jù)位，將數(shù)字碼傳輸?shù)綄?duì)應(yīng)的數(shù)據(jù)緩存器后輸入到DAC譯碼電路，進(jìn)行數(shù)字信號(hào)到模擬信號(hào)的轉(zhuǎn)換。輸出緩沖放大器輸出軌到軌的模擬信號(hào)。同時(shí)，該DAC電路支持上電復(fù)位和Power-Down模式。

2.2 譯碼電路設(shè)計(jì)

譯碼電路主要包括低6位溫度計(jì)譯碼、中6位電阻網(wǎng)絡(luò)譯碼和高4位電阻網(wǎng)絡(luò)譯碼電路。溫度計(jì)譯碼電路中，每一個(gè)開關(guān)控制的電流源權(quán)重的大小相同，當(dāng)輸入數(shù)字信號(hào)中有1位信號(hào)發(fā)生改變的時(shí)候，其所相應(yīng)的開關(guān)單元中也只有一對(duì)差分開關(guān)發(fā)生狀態(tài)改變，輸出的電流源就像溫度計(jì)一樣逐格上升或下降發(fā)生變化。譯碼電路圖如圖2所示。

在譯碼電路中，高4位數(shù)據(jù)位將0 V～VREF/2用1024個(gè)相同阻值電阻串聯(lián)分壓，通過數(shù)字邏輯構(gòu)成16選1的邏輯（S1，...，S16），將VREF/2分成16等份，每組包含64個(gè)串聯(lián)電阻，使每一份電壓包含64個(gè)臺(tái)階，任意輸出端用Hi（i=1，...，64）表示。中6位數(shù)據(jù)位通過數(shù)字邏輯構(gòu)成64選1的邏輯，其輸出為開關(guān)陣列，開關(guān)陣列共有64組開關(guān)，每組開關(guān)對(duì)應(yīng)高4位輸出的64個(gè)臺(tái)階電壓中的一個(gè)，任意輸出用Mi（i=1，...，64）表示，由于是NMOS開關(guān)，故輸出開關(guān)信號(hào)為高電平有效。低6位譯碼器為64位的溫度計(jì)譯碼器，高電平有效，其64個(gè)溫度計(jì)譯碼輸出控制圖2右側(cè)64個(gè)帶有相同尾電流源的差分輸入對(duì)開關(guān)陣列，每個(gè)開關(guān)傳遞的電壓為高10位的輸出電壓。隨著輸入碼元的增加，溫度計(jì)譯碼器輸出的有效高電平越多，差分對(duì)和電流源導(dǎo)通的更多，這樣就把臺(tái)階電壓再次細(xì)分成64份。綜上，經(jīng)過高4位、中6位和低6位譯碼電路，就把VREF/2的電壓分成16×64×64=65536份，實(shí)現(xiàn)了模擬量的譯碼。

圖2 譯碼電路原理圖

2.3 輸出緩沖放大器設(shè)計(jì)

該電路與譯碼電路的輸出端相連，能夠隔離電路負(fù)載端對(duì)線性電阻網(wǎng)絡(luò)的干擾，具有輸出緩沖的作用，同時(shí)可以輸出穩(wěn)定的電壓，電路圖如圖3所示。

圖3 放大器電路原理圖

該放大器的輸入為開關(guān)電阻網(wǎng)絡(luò)的輸出，范圍為0～VREF/2，該運(yùn)放閉環(huán)增益為2，輸出端為軌到軌，范圍為0～VREF。

為了得到較高的轉(zhuǎn)換線性度和增益，放大器第一級(jí)采用折疊式共源共柵結(jié)構(gòu)，該結(jié)構(gòu)具有較高的增益，其輸出擺幅的最小值為：

輸出擺幅最大值為：

因此第一級(jí)運(yùn)放的輸出擺幅為：

第二級(jí)為帶電阻R3負(fù)反饋的共源級(jí)單級(jí)放大器，可進(jìn)一步提高運(yùn)放的整體增益，但是輸出仍無法達(dá)到軌到軌。為了增大電路的輸出擺幅，第三級(jí)放大器采用推挽式反相器，達(dá)到輸出端軌到軌的目的，由于該運(yùn)放輸出端需要驅(qū)動(dòng)大電流負(fù)載，且電路整體的功耗較小，因此第三級(jí)輸出級(jí)的MOS管工作于亞閾值區(qū)，提供的增益較小，運(yùn)放的增益主要來自前兩級(jí)。為了保證輸出級(jí)的大面積NMOS管工作于亞閾值區(qū)，需要將第二級(jí)的放大管NMOS漏級(jí)電壓的靜態(tài)電壓設(shè)置于NMOS管VTH以下，而為了保證輸出級(jí)PMOS管工作于亞閾值區(qū)，需要額外增加一個(gè)有源電阻來抬高靜態(tài)電位，圖3中的有源電阻是通過一對(duì)CMOS開關(guān)的導(dǎo)通電阻來實(shí)現(xiàn)的，它可以把輸出端PMOS管柵級(jí)電壓抬高到接近正電源軌，使得PMOS管也處于亞閾值區(qū)工作。運(yùn)放第一級(jí)的差分輸入端正向端接收譯碼電路輸出電壓，而負(fù)向端接收運(yùn)放負(fù)反饋電阻的反饋電壓，若運(yùn)放增益高，使得運(yùn)放工作于深度負(fù)反饋時(shí)，輸出電壓VOUT與輸入臺(tái)階電壓VIN之間的關(guān)系為VOUT=2VIN。為了使放大器有良好的頻率響應(yīng)特性，采用Miller電容補(bǔ)償技術(shù)。

3 電路仿真結(jié)果

本次設(shè)計(jì)的電路、版圖和仿真驗(yàn)證都是基于0.5μm CMOS工藝，版圖布局如圖4所示，通過對(duì)DAC功能與參數(shù)特性進(jìn)行分析仿真，仿真結(jié)果表明DAC功能正常，參數(shù)達(dá)標(biāo)。

圖4 DAC版圖布局

在5 V工作電壓、tt工藝角、25℃環(huán)境下，設(shè)置輸入信號(hào)頻率約為20 MHz、采樣頻率為200 MHz時(shí)對(duì)電路進(jìn)行整體仿真，仿真結(jié)果如圖5所示。

圖5 仿真結(jié)果圖

表1給出了幾種典型溫度下DAC動(dòng)態(tài)參數(shù)的仿真結(jié)果，可以看出在高溫和低溫情況下對(duì)DAC輸出結(jié)果產(chǎn)生微弱影響，動(dòng)態(tài)參數(shù)仍保持較好的特征。

表1 DAC動(dòng)態(tài)參數(shù)仿真結(jié)果

表2給出了本文中混合型DAC和文獻(xiàn)[6]中同類型DAC的動(dòng)態(tài)參數(shù)仿真結(jié)果的對(duì)比情況，其中溫度為25℃，tt典型工藝條件，可以看出本文提出的DAC結(jié)構(gòu)具有更好的動(dòng)態(tài)參數(shù)性能。

表2 本文與之前研究成果的性能對(duì)比

4 結(jié)論

本文基于0.5μm CMOS工藝設(shè)計(jì)了一款16位混合型數(shù)模轉(zhuǎn)換器，通過電阻陣列譯碼和電流舵溫度計(jì)譯碼電路、輸出緩沖放大器提高DAC的精度和線性度，降低了電路的功耗和面積。通過電路仿真，該款DAC電路在200 MHz采樣頻率、25℃、tt典型工藝條件下，有效位數(shù)為15.19位，信噪比為93.21 dB，總諧波失真為68.00 dB，無雜散動(dòng)態(tài)范圍為94.49 dB。

在代工廠生產(chǎn)加工芯片的時(shí)候，可能會(huì)因?yàn)榧庸ぴO(shè)備不能達(dá)到生產(chǎn)要求、工藝落后等一系列非理想因素的存在，使得電流源陣列中每個(gè)單位電流源電流的大小與理想中存在失配。電流源的控制開關(guān)在進(jìn)行開關(guān)動(dòng)作時(shí)會(huì)產(chǎn)生瞬態(tài)響應(yīng)。器件在版圖中的擺放位置、方向等因素會(huì)導(dǎo)致器件尺寸、摻雜、氧化層厚度等參數(shù)發(fā)生微小變化。以上因素會(huì)導(dǎo)致DAC的輸出信號(hào)噪聲增大、輸出波形毛刺增多、非線性誤差增大等現(xiàn)象，對(duì)DAC動(dòng)態(tài)參數(shù)性能產(chǎn)生影響，可以通過校正算法和版圖合理布局等方法對(duì)參數(shù)的不足進(jìn)行改善。