陳力穎 ，羅 奎 ，王 浩 ，劉宏偉 ，呂英杰

（1.天津工業(yè)大學(xué) 電子與信息工程學(xué)院，天津 300387；2.天津工業(yè)大學(xué) 天津市光電檢測技術(shù)與系統(tǒng)重點(diǎn)實(shí)驗(yàn)室，天津 300 387；3.天津鵬翔華夏科技有限公司，天津 300450）

隨著集成電路制造工藝水平的提高，芯片的集成度越來越高，在芯片性能大幅提升、面積持續(xù)縮小的同時(shí)，低功耗設(shè)計(jì)成為無法回避的難題[1]。過高的功耗會(huì)降低芯片的性能和可靠性，額外增加芯片的封裝成本，所以低功耗設(shè)計(jì)一直是芯片設(shè)計(jì)的主要方向[2]。在數(shù)字芯片的低功耗物理設(shè)計(jì)中，時(shí)鐘信號是整個(gè)芯片中翻轉(zhuǎn)頻率最高、驅(qū)動(dòng)負(fù)載最大和傳輸距離最遠(yuǎn)的信號[3]，時(shí)鐘網(wǎng)絡(luò)功耗通常能占到芯片總功耗的30%~40%。所以，時(shí)鐘樹設(shè)計(jì)是低功耗物理設(shè)計(jì)的主要方向之一。好的時(shí)鐘樹設(shè)計(jì)是建立在合理的布局結(jié)果之上的，所以本文在布局和時(shí)鐘樹綜合兩個(gè)方面進(jìn)行低功耗設(shè)計(jì)，在布局階段采用SAIF 文件進(jìn)行低功耗的協(xié)同優(yōu)化，并在布局結(jié)果基礎(chǔ)上，通過手動(dòng)干預(yù)時(shí)鐘單元擺放來減小緩沖單元插入的方式進(jìn)行低功耗時(shí)鐘樹設(shè)計(jì)[4]。

本文以一個(gè)應(yīng)用于低功耗物聯(lián)網(wǎng)（IoT）領(lǐng)域的微控制單元（MCU）設(shè)計(jì)為例。設(shè)計(jì)采用臺積電（TSMC）55 nm 工藝，芯片面積為2.13 mm ×2.22 mm，芯片規(guī)模約為300 萬門，包含89 個(gè)宏單元，最高頻率為120 MHz，借助新一代Innovus 布局布線工具，在傳統(tǒng)低功耗物理設(shè)計(jì)流程基礎(chǔ)上，研究新的低功耗設(shè)計(jì)方法。

1 MCU 低功耗物理設(shè)計(jì)

隨著數(shù)字集成電路工藝制程的演進(jìn)，對芯片功耗的要求越來越高[5]。MCU 低功耗設(shè)計(jì)可以分為3 個(gè)部分：第1 部分是系統(tǒng)與架構(gòu)級的低功耗設(shè)計(jì)，比如多電壓域設(shè)計(jì)技術(shù)、電源關(guān)斷技術(shù)、動(dòng)態(tài)電壓頻率調(diào)節(jié)（DVFS）技術(shù)等[6]；第2 部分是RTL 編碼和邏輯綜合的低功耗設(shè)計(jì)，比如門控時(shí)鐘和操作數(shù)隔離技術(shù)等[7]；第3 部分是數(shù)字電路在物理設(shè)計(jì)階段的低功耗設(shè)計(jì)，主要是基于門級電路的低功耗設(shè)計(jì)，比如多閾值電壓和多溝道長度標(biāo)準(zhǔn)單元庫的選用、多位寄存器優(yōu)化、翻轉(zhuǎn)率負(fù)載協(xié)同優(yōu)化、低功耗時(shí)鐘樹設(shè)計(jì)等[8]。本文主要是在物理設(shè)計(jì)過程中進(jìn)行低功耗的設(shè)計(jì)。完整的物理設(shè)計(jì)流程從布圖規(guī)劃（floorplan）、布局（placement）、時(shí)鐘樹綜合（clock tree synthesis）、布線（route）到靜態(tài)時(shí)序分析（static timing analysis）與物理驗(yàn)證（physical veri-fication）。時(shí)鐘樹功耗、處理器（CPU）和存儲(chǔ)器功耗占了芯片總功耗的絕大部分[9]，而CPU 功耗及存儲(chǔ)器功耗取決于芯片的整體布局，所以在布局和時(shí)鐘樹綜合階段進(jìn)行低功耗設(shè)計(jì)能最大程度地降低功耗。

數(shù)字電路的總功耗可表示為：

式中：第1 個(gè)乘積項(xiàng)為開關(guān)功耗，由電路翻轉(zhuǎn)對外部負(fù)載CL充放電產(chǎn)生的功耗；第2 個(gè)乘積項(xiàng)為短路功耗，為電路NMOS 和PMOS 同時(shí)導(dǎo)通形成的短路電流Ipeak產(chǎn)生的功耗，這兩項(xiàng)為電路工作時(shí)產(chǎn)生的功耗，稱為動(dòng)態(tài)功耗，動(dòng)態(tài)功耗往往能占到芯片總功耗的80%左右；第3 項(xiàng)為泄漏功耗，為晶體管的溝道、柵極、襯底等非理想漏電流Ileakage產(chǎn)生的功耗，也稱靜態(tài)功耗；Tr為信號單位時(shí)間的翻轉(zhuǎn)次數(shù)，稱為翻轉(zhuǎn)率（toggle rate）；tsc為短路電流的產(chǎn)生時(shí)間，其值取決于輸入信號的靜態(tài)概率，靜態(tài)概率也稱信號的占空比。所以數(shù)字電路功耗的計(jì)算跟電路的開關(guān)行為（switching activity）有關(guān)，即信號的翻轉(zhuǎn)率和靜態(tài)概率，在低功耗的物理設(shè)計(jì)中明確電路的開關(guān)行為是非常有必要的。

2 低功耗物理設(shè)計(jì)流程

低功耗設(shè)計(jì)需要在功耗和時(shí)序之間找到一個(gè)平衡點(diǎn)，即在時(shí)序能夠收斂的情況下，使功耗盡可能降低[10]。在標(biāo)準(zhǔn)單元擺放和時(shí)鐘樹設(shè)計(jì)完成后，標(biāo)準(zhǔn)單元的位置基本不會(huì)有大的改動(dòng)，后續(xù)優(yōu)化過程中，為了不影響時(shí)序，一般不會(huì)大規(guī)模的修改時(shí)鐘線，所以芯片功耗一般不會(huì)有大的增加。本文在傳統(tǒng)物理設(shè)計(jì)流程基礎(chǔ)上，重點(diǎn)在布局和時(shí)鐘樹綜合階段進(jìn)行低功耗設(shè)計(jì)。在布局階段采用翻轉(zhuǎn)率負(fù)載協(xié)同優(yōu)化的設(shè)計(jì)方法進(jìn)行低功耗設(shè)計(jì)，并在布局之前將部分時(shí)鐘單元進(jìn)行優(yōu)先手動(dòng)擺放；在布局結(jié)果基礎(chǔ)上，通過手動(dòng)干預(yù)時(shí)鐘單元擺放來降低緩沖單元插入的方法進(jìn)行低功耗的時(shí)鐘樹設(shè)計(jì)。圖1 為本文低功耗設(shè)計(jì)的流程，布局前將SAIF 文件讀入，設(shè)置低功耗驅(qū)動(dòng)命令，并進(jìn)行部分時(shí)鐘單元的手動(dòng)擺放，布局后結(jié)合傳統(tǒng)時(shí)鐘樹設(shè)計(jì)方法進(jìn)行低功耗的時(shí)鐘樹設(shè)計(jì)。

圖1 功耗優(yōu)化流程Fig.1 Power consumption optimization process

3 布局階段的低功耗設(shè)計(jì)

3.1 SAIF 協(xié)同優(yōu)化

布局階段主要進(jìn)行標(biāo)準(zhǔn)單元的擺放，本文在布局階段采用SAIF 翻轉(zhuǎn)率協(xié)同優(yōu)化的方式進(jìn)行低功耗的設(shè)計(jì)。SAIF（switching activity inter change format）文件是一種記錄電路開關(guān)行為的內(nèi)部交換格式文件，記錄了在某種工作場景下、一段時(shí)間內(nèi)互連線和單元引腳上信號靜態(tài)概率和翻轉(zhuǎn)率的情況，由綜合后經(jīng)仿真得到。開關(guān)行為（switching activity）指的是設(shè)計(jì)中翻轉(zhuǎn)率和靜態(tài)概率的情況。本文在布局階段利用Innovus 的功耗驅(qū)動(dòng)優(yōu)化命令與SAIF 文件進(jìn)行低功耗的協(xié)同優(yōu)化，將SAIF 文件在標(biāo)準(zhǔn)單元布局之前通過如下命令讀入：

read_activity_file -format SAIF $inputSAIF -scope tbench/u_mcu/u_sys/verify_env/dut

并在布局階段進(jìn)行如下的功耗驅(qū)動(dòng)優(yōu)化設(shè)置：

setOptMode-powerEffort high

setPlaceMode-activity_power_driven true

setPlaceMode-activity_power_driven_effort high

SAIF 文件主要能起到兩個(gè)效果：一是提高功耗計(jì)算的準(zhǔn)確性，得到更為準(zhǔn)確的功耗值。不管是動(dòng)態(tài)功耗還是靜態(tài)功耗的計(jì)算都與設(shè)計(jì)中信號翻轉(zhuǎn)率和靜態(tài)概率情況密切相關(guān)。二是結(jié)合功耗驅(qū)動(dòng)命令進(jìn)行功耗的協(xié)同優(yōu)化，布局布線工具會(huì)結(jié)合SAIF 文件中開關(guān)行為的情況，將翻轉(zhuǎn)率較高的時(shí)序單元進(jìn)行聚攏配置，減小時(shí)序單元之間的配線長度，達(dá)到減小翻轉(zhuǎn)功耗的目的。在布局前讀入SAIF 文件要保證SAIF 中標(biāo)注的開關(guān)行為覆蓋率（annotation coverage）達(dá)到90%以上才能達(dá)到良好效果，通過查看布局階段的log 文件，本設(shè)計(jì)中開關(guān)行為的覆蓋率達(dá)到了98.5%，滿足要求。

圖2 為SAIF 協(xié)同優(yōu)化配置前后分布，圖中黃色方框內(nèi)為CPU 模塊的分布。由圖2 可以明顯看出，采用SAIF 協(xié)同優(yōu)化后，CPU 內(nèi)核模塊翻轉(zhuǎn)率較高的D觸發(fā)器相比原來聚攏效果明顯，進(jìn)而縮短了他們之間的布線長度，可以有效降低CPU 功耗，同時(shí)也有利于時(shí)序的收斂。結(jié)果表明，采用SAIF 文件進(jìn)行協(xié)同優(yōu)化的方案，功耗比原來降低5.2%。

圖2 配置前后CPU 模塊分布Fig.2 Distribution of CPU module before and after configuration

3.2 SAIF 協(xié)同優(yōu)化+動(dòng)態(tài)功耗優(yōu)化

SAIF 文件與低功耗命令的協(xié)同優(yōu)化雖然能起到降低功耗的作用，但功耗優(yōu)先的優(yōu)化模式促使布局布線工具大量的使用了小尺寸單元進(jìn)行時(shí)序優(yōu)化，因?yàn)樾〕叽鐑?yōu)化單元的驅(qū)動(dòng)能力較低，布局布線工具會(huì)插入大量的低驅(qū)動(dòng)能力單元進(jìn)行優(yōu)化，使總體占有率增高，并最終導(dǎo)致時(shí)序的惡化，特別是建立時(shí)間總違例值變差。為了減小低驅(qū)動(dòng)單元的大量使用，在布局階段進(jìn)行動(dòng)態(tài)功耗優(yōu)化的設(shè)定，讓布局布線工具在進(jìn)行布局優(yōu)化時(shí)只進(jìn)行動(dòng)態(tài)功耗的優(yōu)化，進(jìn)行如下命令的設(shè)置：

setOptMode-leakageToDynamicRatio 0

圖3 為兩種優(yōu)化方法和傳統(tǒng)布局在插入的優(yōu)化單元數(shù)量上的對比，優(yōu)化單元包括緩沖器（buffer）和反相器（inverter），優(yōu)化單元的驅(qū)動(dòng)能力處于X02 到X90 之間。

圖3 優(yōu)化后驅(qū)動(dòng)單元使用數(shù)量對比Fig.3 Comparison of driving cell number after optimization

由圖3 可以看出，采用SAIF 的協(xié)同優(yōu)化后，在布局階段插入的低驅(qū)動(dòng)能力單元數(shù)量與傳統(tǒng)布局相比大幅增加，這是導(dǎo)致時(shí)序惡化的主要原因。而在SAIF協(xié)同優(yōu)化的基礎(chǔ)上進(jìn)行動(dòng)態(tài)功耗優(yōu)化后，低驅(qū)動(dòng)單元的使用數(shù)量相比采用SAIF 協(xié)同優(yōu)化明顯降低。低驅(qū)動(dòng)單元的使用數(shù)量降低，能使布局階段整體的占有率降低，一定程度上能夠遏制時(shí)序的惡化。

3.3 布局后結(jié)果對比

表1 為布局階段2 種組合優(yōu)化方式與傳統(tǒng)布局的結(jié)果對比。

表1 布局后結(jié)果對比Tab.1 Comparison of results after placement

由表1 可以看出，采用基于SAIF 的協(xié)同優(yōu)化和動(dòng)態(tài)功耗優(yōu)化（Dynamic）組合的總功耗比原來削減了9.4%，建立時(shí)序（setup）最差違例值從-6.021 優(yōu)化為-0.880。由此說明，在布局階段功耗得到了優(yōu)化的同時(shí)，時(shí)序也得到了優(yōu)化，這種優(yōu)化方案在布局階段起到的效果最好。

4 時(shí)鐘樹綜合階段的低功耗設(shè)計(jì)

時(shí)鐘網(wǎng)絡(luò)功耗通常能占到芯片總功耗的30%~40%，所以時(shí)鐘樹設(shè)計(jì)往往是低功耗物理設(shè)計(jì)的重要內(nèi)容[11]。時(shí)鐘樹綜合（CTS）就是建立一個(gè)合理的時(shí)鐘網(wǎng)絡(luò)，使時(shí)鐘信號傳遞到每一個(gè)時(shí)序器件的延遲盡可能一致，做到時(shí)鐘樹的盡可能平齊。為了實(shí)現(xiàn)時(shí)鐘結(jié)構(gòu)的平齊，工具會(huì)插入大量緩沖器（buffer）和反相器（inverter）進(jìn)行平衡，大量buffer 和inverter 的插入會(huì)導(dǎo)致功耗的惡化[12]，所以低功耗的時(shí)鐘樹設(shè)計(jì)往往以降低緩沖單元的插入為目標(biāo)。緩沖器在CTS 階段主要起到兩種作用：一種是為了平衡延遲；另一種是為了驅(qū)動(dòng)負(fù)載[13]。所以，本文在布局階段的低功耗設(shè)計(jì)基礎(chǔ)上，在減少平衡緩沖器和驅(qū)動(dòng)緩沖器兩個(gè)方向上進(jìn)行低功耗的時(shí)鐘樹設(shè)計(jì)。

4.1 傳統(tǒng)時(shí)鐘樹設(shè)計(jì)方法

傳統(tǒng)時(shí)鐘樹設(shè)計(jì)方法有：

（1）分析時(shí)鐘結(jié)構(gòu)，設(shè)計(jì)合理的時(shí)鐘樹方案[14]。

（2）根據(jù)時(shí)鐘樹方案，編寫時(shí)鐘樹設(shè)計(jì)規(guī)范文件（clock spec），包括定義時(shí)鐘根節(jié)點(diǎn)（root pin）和一些需要特殊處理的時(shí)鐘節(jié)點(diǎn)，設(shè)置合理的時(shí)鐘偏斜（clock skew）、轉(zhuǎn)換時(shí)間（transition）、最大扇出值（max fanout）等[15]。Innovus 的CCOPT 引擎會(huì)根據(jù)該文件進(jìn)行時(shí)鐘樹構(gòu)建。

（3）指定緩沖單元、反相器和門控時(shí)鐘單元的使用類型和大小。緩沖單元和反相器一般避免使用過大或過小尺寸的單元，多使用時(shí)鐘緩沖器（CLKBUF）和反相器（CLKINV），這種類型單元的上升渡越時(shí)間和下降渡越時(shí)間基本一致，帶來的延遲誤差更小。門控時(shí)鐘則盡可能使用小尺寸單元。

（4）設(shè)定時(shí)鐘樹的布線層，一般選用電阻電容較小的金屬層，為了提高可靠性，多使用雙孔（double cut）布線[16]。

（5）設(shè)定時(shí)鐘布線的非默認(rèn)規(guī)則（non-default rules），目的是為了減小時(shí)鐘樹電阻和耦合電容，避免串?dāng)_（crosstalk）的影響[17]。

4.2 低功耗設(shè)計(jì)方法

本文在Innovus 的CCOPT 引擎下，結(jié)合傳統(tǒng)時(shí)鐘樹設(shè)計(jì)方法，采用一種新的低功耗時(shí)鐘樹設(shè)計(jì)方案，在布局之前將一些關(guān)鍵路徑上的時(shí)鐘單元進(jìn)行手動(dòng)擺放，在降低功耗的同時(shí)優(yōu)化時(shí)序。本文采用了如下3種方法：

（1）時(shí)鐘相關(guān)模塊設(shè)置region 的物理約束，將其與時(shí)鐘振蕩器進(jìn)行鄰近配置，目的是為了盡量減小平衡緩沖器的插入。region 的物理約束能將模塊內(nèi)的標(biāo)準(zhǔn)單元約束在指定的區(qū)域內(nèi)進(jìn)行擺放，設(shè)置合理的模塊利用率，讓非該模塊內(nèi)的標(biāo)準(zhǔn)單元也能在該區(qū)域進(jìn)行擺放，不至于影響整體的布局效果[18]。表2 為進(jìn)行配置的模塊。

表2 物理約束的設(shè)置對象Tab.2 Settings objects for physical constraint

（2）在時(shí)鐘模塊與鄰近配置的前提下，依次進(jìn)行部分時(shí)鐘單元的手動(dòng)插入，確保距離時(shí)鐘振蕩器足夠近，盡可能地減小平衡緩沖器的插入。根據(jù)時(shí)鐘結(jié)構(gòu)，在時(shí)鐘根節(jié)點(diǎn)進(jìn)行分級。從時(shí)鐘源（主振蕩器HOCO等）到CPG 模塊內(nèi)的時(shí)鐘選擇器的路徑定義為第0 級CTS 電路；從時(shí)鐘選擇器到時(shí)鐘分頻電路定義為第1級CTS 電路；從時(shí)鐘分頻電路到時(shí)鐘葉節(jié)點(diǎn)（clock leaf）定義為第2 級CTS 電路。采用的方法是在布局之前將第1 級起點(diǎn)的時(shí)鐘選擇器和第2 級起點(diǎn)的時(shí)鐘分頻電路單元，用命令從振蕩器旁開始依次進(jìn)行提前擺放，再以DEF 格式文件將其輸出，在布局前進(jìn)行讀入，提高設(shè)計(jì)的可重復(fù)性。時(shí)鐘單元手動(dòng)擺放的命令如下：

placeInstancecspf/sysp /vc_and_stop_selclkm4stp 562.30 458.40-fixed

（3）對第 1 段 CTS 電路的部分扇出（fanout）進(jìn)行手動(dòng)分割，減少多余驅(qū)動(dòng)緩沖器的插入，避免時(shí)鐘結(jié)構(gòu)的冗余。與門selclk 后原本有21 個(gè)扇出，在傳統(tǒng)CTS 設(shè)計(jì)下，工具進(jìn)行了多余分割，導(dǎo)致了6 個(gè)多余緩沖器的插入。CTS 階段設(shè)定的最大扇出（max fanout）為24，發(fā)現(xiàn)一個(gè)buffer 完全可以驅(qū)動(dòng)21 個(gè)扇出，所以在CTS 之前進(jìn)行手動(dòng)分割，并對相應(yīng)時(shí)鐘線設(shè)置don′t touch 屬性，確保CTS 階段工具不會(huì)插入多余buffer 或者重新進(jìn)行分割。

4.3 時(shí)鐘樹綜合結(jié)果對比

時(shí)鐘樹的低功耗設(shè)計(jì)是將部分時(shí)鐘單元進(jìn)行手動(dòng)擺放以優(yōu)化時(shí)鐘結(jié)構(gòu)，避免性能冗余[19]，盡可能少地插入緩沖單元和反相器，來達(dá)到降低時(shí)鐘功耗和優(yōu)化時(shí)序的目的[20]。表3 為時(shí)鐘結(jié)構(gòu)上插入的緩沖器和反相器數(shù)量對比，由表3 可知，與傳統(tǒng)CTS 相比，手動(dòng)配置CTS 時(shí)時(shí)鐘樹上插入的緩沖器單元和反相器數(shù)量分別降低了17.2%和22.2%。

表3 時(shí)鐘緩沖器優(yōu)化結(jié)果對比Tab.3 Comparison of clock buffer optimization results

表4 為本文采用的時(shí)鐘樹低功耗設(shè)計(jì)與傳統(tǒng)CTS的功耗對比。由表4 可知，通過時(shí)鐘單元的手動(dòng)配置，時(shí)鐘功耗下降為原來的73.1%，芯片總功耗下降為原來的86.2%，達(dá)到了明顯降低功耗的效果。

表4 功耗結(jié)果對比Tab.4 Comparison of power consumption

表5、表6 為本文在時(shí)鐘樹綜合后進(jìn)行一遍時(shí)序優(yōu)化后的時(shí)序結(jié)果對比。

由表5 可以看到，setup 的違例條數(shù)從112 降為14，總的違例值從-38.793 降為-1.154。由表6 可以看到，hold 的違例條數(shù)從445 降為177，總的違例值從-45.36 降為-3.42。由此說明，本文的時(shí)鐘樹設(shè)計(jì)對時(shí)序的優(yōu)化效果明顯，違例值的改善大大減輕了后續(xù)的邏輯優(yōu)化，縮短了設(shè)計(jì)周期，使整體的占有率降低，從而降低了整體功耗。

表5 建立時(shí)間結(jié)果對比Tab.5 Comparison of setup timing

表6 保持時(shí)間結(jié)果對比Tab.6 Comparison of hold timing

5 結(jié) 論

本設(shè)計(jì)借助新一代布局布線工具Innovus，在傳統(tǒng)MCU 物理設(shè)計(jì)流程基礎(chǔ)上進(jìn)行功耗優(yōu)化，包括基于SAIF 文件協(xié)同優(yōu)化的低功耗布局設(shè)計(jì)，并在布局結(jié)果基礎(chǔ)上，進(jìn)行手動(dòng)配置部分時(shí)鐘單元的低功耗時(shí)鐘樹設(shè)計(jì)。本文通過在布局和時(shí)鐘樹綜合2 個(gè)階段進(jìn)行低功耗設(shè)計(jì)，能夠達(dá)到優(yōu)化功耗和時(shí)序的效果，縮短了設(shè)計(jì)周期，結(jié)果表明：

（1）在布局階段，芯片功耗降為原來的90.6%，建立時(shí)間的最差違例值由-6.021 優(yōu)化為-0.880；

（2）時(shí)鐘樹綜合階段，功耗優(yōu)化的效果明顯，時(shí)鐘功耗降為原來的73.1%。時(shí)序得到改善，建立時(shí)間違例的總條數(shù)降為原來的12.5%，總違例值降為原來的3.0%，保持時(shí)間的違例總條數(shù)降為原來的39.8%，總違例值降為原來的7.5%。