孫麗麗 唐子全 解福洋

（滬士電子股份有限公司，蘇州 昆山 215301）

根據(jù)行業(yè)的發(fā)展方向，以及系統(tǒng)級(jí)芯片和現(xiàn)場(chǎng)可編程邏輯門陣列（FPGA）型技術(shù)的發(fā)展路線，就會(huì)試圖在印制電路板（PCB）之外的有機(jī)基板上研發(fā)更多可能。這種發(fā)展方向有利于將其推向高性能發(fā)展的前沿。緊隨其后，通過(guò)某種工藝，其系統(tǒng)可以被利用或轉(zhuǎn)移到PCB中，這正是一些工程轉(zhuǎn)化過(guò)程發(fā)揮的作用。這和已經(jīng)到來(lái)的400G高頻技術(shù)發(fā)展一樣，因?yàn)檫B接器和PCB技術(shù)的問(wèn)題，我們正在開發(fā)相應(yīng)的產(chǎn)品以支持這一發(fā)展趨勢(shì)。例如最初開發(fā)的光纖互連技術(shù)與電纜互連技術(shù)，受限于與連接緊密性與PCB現(xiàn)有的技術(shù)，導(dǎo)致并未很好地支持400 G的發(fā)展。但從長(zhǎng)遠(yuǎn)來(lái)看，希望將這種系統(tǒng)構(gòu)建到更緊密的互連中，而這正是PCB的機(jī)會(huì)所在。并且，即使是下一代產(chǎn)品，也可能需要這些芯片更緊密的布局，在這種情況下，跳線連接可能不是最為理想的方法[1]。

新的垂直導(dǎo)體結(jié)構(gòu)（VeCS：Vertical Conductive Structure）技術(shù)可以減少層數(shù)，并且無(wú)需順序?qū)訅杭夹g(shù)就可提升信號(hào)完整性。VeCS與傳統(tǒng)的通孔、微導(dǎo)通孔及微孔任意層互連設(shè)計(jì)不同，后面這三種技術(shù)成本高且需要多次層壓、鉆孔和電鍍周期才能制造出合理的層數(shù)。使用VeCS技術(shù)可整合布線通道，更好地利用通道實(shí)現(xiàn)引腳數(shù)較多器件的扇出。更多的布線通道可以在更可靠/堅(jiān)固的平面基準(zhǔn)下實(shí)現(xiàn)更多的布線。

傳統(tǒng)HDI（高密度互連接）的疊加孔設(shè)計(jì)需要經(jīng)過(guò)多次壓合和多次激光鉆孔，如果HDI的疊孔替換為VeCS，則只需要進(jìn)行一次壓合與一次電鍍。VeCS的結(jié)構(gòu)為厚度25 μm的垂直銅柱，如圖1中的B區(qū)所示。傳統(tǒng)的高速信號(hào)板多會(huì)背鉆去掉孔多余的長(zhǎng)度，因?yàn)檫@部分長(zhǎng)度會(huì)對(duì)信號(hào)產(chǎn)生諧振，與背鉆孔相比VeCS有兩項(xiàng)優(yōu)勢(shì)，第一是VeCS柱狀體的總面積比孔小，總電容少，電容性降低對(duì)信號(hào)的插損有很大幫助，第二個(gè)優(yōu)勢(shì)是VeCS-2可以控制高度，可以一次完成想要的高度不需要二次背鉆，而且殘根（stub）長(zhǎng)度可以控制在0.10 mm以內(nèi)，這種控制高度的VeCS不僅殘根短，它同時(shí)帶來(lái)另外一個(gè)好處是原來(lái)的背鉆的區(qū)域可以用來(lái)布線或者在相反面布孔，如圖1的B區(qū)。

圖1 Via 與VeCS 結(jié)構(gòu)差別

我們?nèi)ツ陮?duì)垂直導(dǎo)體結(jié)構(gòu)（VeCS ）技術(shù)與傳統(tǒng)通孔技術(shù)進(jìn)行了可靠性的比較分析，其中VeCS與傳統(tǒng)通孔使用的材料均為M**，疊構(gòu)相同，孔間距相同。從測(cè)試結(jié)果看VeCS的CAF（導(dǎo)電性陽(yáng)極絲）在測(cè)試條件為85 ℃/85 RH 偏壓100V的條件下可以完成1000個(gè)循環(huán)測(cè)試，與同等疊構(gòu)的通孔PCB結(jié)果并無(wú)差別 IST（互連強(qiáng)度測(cè)試）的測(cè)試條件為25～150 ℃測(cè)試500次循環(huán)，VeCS的表現(xiàn)極為優(yōu)秀的結(jié)果可以參考《新型垂直導(dǎo)電體PCB與傳統(tǒng)導(dǎo)通孔PCB之可靠性能與信號(hào)性能博弈》[2]一文。

1 實(shí)驗(yàn)設(shè)計(jì)

1.1 測(cè)試板的設(shè)計(jì)

今年我們與清華長(zhǎng)三角研究院共同設(shè)計(jì)了VeCS與Via信號(hào)性能比較的測(cè)試板。對(duì)VeCS信號(hào)性能進(jìn)行了初步的研究，其中測(cè)試樣品的結(jié)構(gòu)如圖2所示。

實(shí)驗(yàn)設(shè)計(jì)中主要包含：（1）包含通孔的殘根長(zhǎng)度對(duì)插損的影響如以下幾點(diǎn)。（2）在相同殘根長(zhǎng)度條件下VeCS與通孔的阻抗和插損比較；（3）VeCS寬度對(duì)阻抗和插損的影響。

1.2 測(cè)試設(shè)備

測(cè)試設(shè)備及夾具信息見圖3所示。

2 實(shí)驗(yàn)結(jié)果

2.1 PTH 通孔殘根長(zhǎng)度對(duì)信號(hào)的影響

圖4與圖5中曲線是PTH（0.25 mm）無(wú)背鉆、有背鉆而殘根長(zhǎng)度不同的導(dǎo)線性能。沒(méi)有進(jìn)行背鉆的孔明顯阻抗出現(xiàn)下陷現(xiàn)象，當(dāng)傳輸信號(hào)時(shí)這種下陷會(huì)導(dǎo)致信號(hào)的諧振問(wèn)題，如圖4的插損比較。而背鉆孔的位置阻抗呈現(xiàn)為波峰，這說(shuō)明這個(gè)孔的阻抗與內(nèi)層線路的阻抗不一致，此孔的阻抗可以通過(guò)調(diào)整焊盤來(lái)獲得相匹配的電阻。

圖4 不同殘根長(zhǎng)度的阻抗

圖5 不同殘根長(zhǎng)度的插損

2.2 PTH 背鉆孔與VeCS 垂直導(dǎo)體的信號(hào)比較

背鉆孔與背銑VeCS的阻抗比較如圖6所示。

圖6 背鉆孔與背銑VeCS的阻抗比較

當(dāng)殘根長(zhǎng)度相同的條件下，VeCS的阻抗比背鉆通孔的阻抗要小，并且可以調(diào)整到目標(biāo)值100 Ω，此項(xiàng)測(cè)試結(jié)果可以證明VeCS的阻抗可以根據(jù)需要進(jìn)行調(diào)整。如表1和圖7所示，寬0.4 mm槽孔的不同VeCS寬度的阻抗。

圖7 不同VeCS寬度的阻抗

從表1可以得到，隨著VeCS寬度的增加電阻下降，依據(jù)上表的結(jié)論VeCS的阻抗可以調(diào)整到與線路的阻抗相一致。當(dāng)過(guò)孔阻抗與內(nèi)層線路的阻抗相一致的時(shí)候，信號(hào)傳遞的時(shí)候的額外損耗會(huì)降低從而信號(hào)更加平穩(wěn)的傳輸。

表1 不同VeCS寬度的阻抗

從圖8可以得出，由于外層線路的設(shè)計(jì)問(wèn)題，信號(hào)線有抖動(dòng)但是我們依舊可以得出在相同殘根長(zhǎng)度的條件下，在26 GHz頻率下VeCS的插入損耗比背鉆孔的阻抗小29%，因此VeCS對(duì)高速信號(hào)傳輸相對(duì)孔而言具有很大的優(yōu)勢(shì)，迫于夾具的限制我們目前只可以測(cè)試至26.5 GHz。下一步我們會(huì)優(yōu)化設(shè)計(jì)減少信號(hào)線波動(dòng)突破更高頻率的設(shè)計(jì)，以證明VeCS在信號(hào)在高頻上的優(yōu)勢(shì)。[2]

圖8 背鉆孔與背銑VeCS的插損比較

3 結(jié)論與下一步計(jì)劃

從以上的分析可以得出在相同的設(shè)計(jì)條件下，VeCS的阻抗可以根據(jù)需求調(diào)整到需要的阻值，在相同條件下在26.5 GHz時(shí)VeCS的信號(hào)傳輸性能優(yōu)于傳統(tǒng)背鉆孔的性能。這一次的實(shí)驗(yàn)結(jié)果看到外層線路阻抗的不匹配導(dǎo)致阻抗內(nèi)外層不一致，這也會(huì)影響VeCS的信號(hào)結(jié)果。

同時(shí)此次實(shí)驗(yàn)結(jié)果可以看到VeCS具有高頻優(yōu)勢(shì)，但受到夾具的限制，所以下一步設(shè)計(jì)計(jì)劃需要調(diào)整夾具能匹配40 GHz+的測(cè)試條件，同時(shí)也要完善內(nèi)外層阻抗保持一致。