基于0.18 μm CMOS 加固工藝的抗輻射設計

姚 進，周曉彬，左玲玲，周昕杰

（中科芯集成電路有限公司，江蘇無錫 214072）

1 引言

在空間輻射環(huán)境中，總劑量（Total Ionizing Dose,TID）效應、單粒子閂鎖（Single Event Latch-up,SEL）效應、單粒子翻轉（Single Event Upset,SEU）效應是影響CMOS 元器件可靠性的主要因素[1]?；?.18 μm 特征尺寸附近的工藝節(jié)點，國內已有多個成功的輻射加固設計案例[2-3]，但良好的輻射加固策略不僅要保證加固器件的可靠性，同時也應該盡量減小加固設計對元器件面積、速度等基本性能的影響。本文基于0.18 μm CMOS 加固工藝，采用工藝加固與設計加固結合的方式，對TID、SEL、SEU 的具體加固方法進行描述，產(chǎn)品驗證表明加固策略在抗輻射性能及面積上具有明顯優(yōu)勢。

2 總劑量加固

CMOS 工藝總劑量輻射效應主要作用于SiO2層[2]。電離后產(chǎn)生的電子-空穴對在外界電場的作用下，只有少量高遷移率電子與空穴復合，多數(shù)漂移出SiO2層；少數(shù)低遷移率空穴與電子復合，多數(shù)向SiO2/Si 界面運輸，一部分直接形成SiO2一側的陷阱電荷，另外一部分則隨著時間堆積，最終形成界面陷阱電荷，進而影響器件的性能。

根據(jù)國內外相關研究成果[4-6]，0.18 μm CMOS 工藝下，柵氧受TID 影響很小，閾值電壓變化可以忽略，但STI 場區(qū)的正電荷不斷積累會引起場區(qū)下的P-襯底反型，在相鄰有源區(qū)的壓差下形成漏電通路，導致電路靜態(tài)電流激增。STI 隔離場區(qū)的主要漏電通路包括：N 管自身源漏端有源區(qū)的場邊緣漏電通路；相鄰N 管在有源區(qū)形成壓差后產(chǎn)生的漏電通路；N 管與相鄰N阱內的P 管在有源區(qū)形成壓差后產(chǎn)生的漏電通路。

針對0.18 μm CMOS 工藝下總劑量引起的漏電特性，加固工藝針對性地對STI 場區(qū)進行總劑量加固[7]，主要通過離子注入的方式提高STI 場區(qū)下P-襯底反型的閾值電壓，從而抑制了各漏電通道的開啟。對總劑量輻射更敏感的3.3 V NMOS 器件選取W/L=10 μm/0.35 μm，加固前后不同劑量下的關態(tài)漏電流Id與柵電壓Vg特性曲線如圖1 所示。圖1(a)是商用非加固NMOS 器件，可以看出，在50 krad(Si)劑量時Id已變化2 個數(shù)量級；100 krad(Si)劑量時Id已變化4 個數(shù)量級。圖1(b)是商用加固NMOS 器件，可以看出，在500 krad(Si)劑量時器件I-V 特性曲線與輻照前基本一致，Id基本沒變化，因此采用工藝加固后，3.3 V NMOS 抗總劑量輻射能力從加固前的不到50 krad(Si)達到了500 krad(Si)水平?？紤]到STI 場區(qū)注入的加固工藝可能會對器件電特性，特別是對溝道較短的1.8 V NMOS 電特性產(chǎn)生影響，對加固前后1.8 V NMOS 管常規(guī)電參數(shù)進行測試，結果如表1 所示。加固前后擊穿電壓未發(fā)生變化，閾值電壓及飽和電流變化幅度均在10%以內，滿足電路實際設計需求，針對加固后NMOS 管電參數(shù)的變化，重新抽取了器件Spice 模型，以保證仿真精度。與常規(guī)的環(huán)形柵等依靠版圖設計的總劑量加固設計相比，加固工藝的版圖面積及設計難度大大降低，且總劑量指標更高。

圖1 不同輻射劑量的I-V 特性曲線

表1 加固前后電參數(shù)對比表

3 單粒子閂鎖加固

CMOS 體硅工藝下反向器單元的寄生PNPN 可控硅結構（Silicon Controlled Rectifier，SCR）及其等效電路如圖2 所示，主要包括寄生橫向NPN 雙極晶體管T1、寄生縱向PNP 雙極晶體管T2 和寄生電阻R1～R4。高能粒子入射器件后電離出大量的電子-空穴對，在電場作用下，PMOS 的源端吸收過剩電子流，NMOS的源端吸收過?？昭?，電子和空穴定向移動形成的電流通過寄生電阻R2，在T1 的發(fā)射結產(chǎn)生足夠大的壓降時，T1 正偏導通，此時T1 的集電極電流流過另外一個縱向PNP 雙極晶體管T2 的基極，電流通過寄生電阻R1在T2 發(fā)射結產(chǎn)生足夠大的壓降時，T2 正偏導通，T2 的集電極電流又進一步觸發(fā)T1，使得T1 的集電極電流繼續(xù)增加，不停的正反饋使SCR 進入電流再生狀態(tài)，最終導致芯片永久失效[8]。

圖2 CMOS 器件剖面結構及等效寄生電路

對圖2 所示的結構及等效電路圖進行分析，R1、R2可簡單等效為P 管源端到體接觸的電阻、N 管源端到體接觸的電阻，R3、R4可簡單等效為N 管及P 管有源區(qū)間電阻。R1、R2的阻值與源端到體接觸的距離成正比，R3、R4的阻值與N 管及P 管有源區(qū)距離成正比。降低R1、R2阻值，根據(jù)分壓原理，可以減小寄生雙極晶體管T1 及T2 的發(fā)射結壓降；同理，增加R3、R4阻值，也能減小寄生雙極晶體管T1 及T2 的發(fā)射結壓降，從而抑制T1 及T2 的發(fā)射結正向導通，降低發(fā)生閂鎖的可能性。因此通過減小P 管、N 管源端到體接觸的距離L1，增加N 管有源區(qū)及P 管有源區(qū)的距離L2均能抑制單粒子閂鎖。通過TCAD 仿真[9]，模擬了非外延片在400 K 溫度下L1、L2的SEL 特性，結果如表2 所示。在獲取L1及L2的合理尺寸后，將該值放入設計規(guī)則檢查（Design Rule Check，DRC），將該方法與常規(guī)的保護環(huán)加固設計方法對比，可明顯減小版圖面積。

表2 非外延片在400 K 單粒子閂鎖線性能量傳輸閾值（Linear Energy Transfer Threshold，LETth）（MeV·cm2/mg）

4 單粒子翻轉加固

高能粒子入射半導體器件的敏感區(qū)后，產(chǎn)生的瞬間電流引起器件邏輯狀態(tài)的改變即為SEU。SEU 主要發(fā)生于存儲單元，組合邏輯產(chǎn)生的單粒子瞬態(tài)（Single Event Transition,SET）毛刺信號如被存儲單元采集，同樣會產(chǎn)生SEU。

SEU 加固通常采用雙互鎖存儲單元（Double Interlocked Storage Cell，DICE）結構，其結構如圖3 所示，X1、X3 節(jié)點為數(shù)據(jù)輸入口，X1～X4 4 個節(jié)點存儲邏輯狀態(tài)，任意一個節(jié)點的狀態(tài)都由其左右相鄰的節(jié)點所控制，因此它們起到了反饋互鎖的作用。當其中一個節(jié)點受到單粒子轟擊發(fā)生正向或負向翻轉時，由于受到其他節(jié)點的鉗制，受轟擊的節(jié)點會很快恢復正常邏輯電平，其他節(jié)點始終保證正確電平。根據(jù)TCAD仿真確定LETth為37 MeV·cm2/mg 時的敏感節(jié)點間距，以保證DICE 結構的抗輻射性能。由于0.18 μm 工藝下SET 已比較明顯，基于DICE 加固時序單元，同時考慮時鐘、復位等全局信號加固，可保證電路滿足1×10-10errors/（bit·day）的翻轉率指標。

圖3 時序電路的DICE 結構

在宇航產(chǎn)品的關鍵應用區(qū)域，如負責系統(tǒng)故障的診斷、控制、調配和重構等均需滿足37 MeV·cm2/mg的翻轉閾值要求，同時考慮到其他設計領域高可靠性電路的設計需求，開發(fā)了支持全局三模冗余（Triple Module Redundant,TMR）設計的單元庫設計套件及設計流程，以滿足高抗輻射指標、高可靠性指標的核心控制邏輯設計需求。

TMR 加固時序單元邏輯示意圖如圖4 所示，該結構主要將表決器移植到時序單元內部，通過內部表決器完成時序單元存儲節(jié)點的實時刷新，當其中一個節(jié)點翻轉時，通過表決器立刻恢復至正確的節(jié)點狀態(tài)，避免了內部存儲節(jié)點的錯誤累積，極大提升了單元的抗翻轉能力及可靠性。圖4（a）是用于常規(guī)綜合的TMR_1T 單元，為單端口設計，即三路數(shù)據(jù)輸入、時鐘輸入、輸出各共用一個端口，圖4（b）是用于單元庫全局TMR 設計的TMR_3T 單元，該單元為三端口設計，與TMR_1T 相比，所有三路輸入輸出端口各自獨立。單元庫設計套件提供了全局TMR 網(wǎng)表生成的腳本，幫助用戶快速實現(xiàn)全局TMR 設計，同時對全局三模中使用的TMR_3T 單元的時序功耗文件及功能仿真文件進行了深度開發(fā)，保證用戶在全局三模網(wǎng)表下仍可完成形式驗證、PT 分析等數(shù)字正向流程。盡管全局三模設計的電路規(guī)模更大，但在產(chǎn)品開發(fā)中發(fā)現(xiàn)，圓片中測時成品率卻更高，原因是當電路中某個器件失效時，只影響三模中其中一路的局部邏輯，對電路實際功能無影響，為保證實際交付給用戶電路的高可靠性，對自刷新三模單元邏輯進行了優(yōu)化設計，保證中測過程中每一路均可以單獨完成測試。

圖4 TMR 單元設計示意圖

5 實際應用情況

目前，基于以上加固方法開發(fā)的抗輻射單元庫，已成功完成5 款以上抗輻射產(chǎn)品的開發(fā)。以其中一款數(shù)字信號處理電路為例，該電路非抗輻射版本基于商用0.18 μm CMOS 工藝制造，在加固工藝上分別采用DICE 加固設計及全局TMR 加固設計，流片后各項性能指標對比如表3 所示。DICE 加固版本的面積是商用線非加固版本面積的2 倍以內，非加固版本采用9Track 單元庫，加固版本采用了12Track 單元庫，如除去單元高度影響，加固版本的面積增加在30%左右，與非加固工藝下的抗輻射加固電路對比[2]，面積優(yōu)勢明顯。DICE 加固版本的最高工作頻率較非加固版本降低近30%左右，其中包括商用線與加固工藝的器件特性偏差。全局TMR 加固版本較非加固版本面積增加近5 倍，較DICE 面積增加在3 倍以內，考慮到面積增加后對電路速度的影響，全局三模設計的工作頻率并未明顯降低，同時全局三模電路在Ta 離子下仍未翻轉，具備超高的抗單粒子翻轉能力。

表3 非加固版本與加固版本性能指標對比

6 結論

基于0.18 μm CMOS 加固工藝，通過工藝加固，在未增加版圖面積的前提下，抗輻射電路總劑量水平達到300 krad(Si)以上；通過優(yōu)化版圖設計規(guī)則，以較小的面積損耗滿足抗單粒子閂鎖的設計需求；通過采取不同的加固設計方法，滿足各種單粒子翻轉指標的抗輻射電路需求。與基于商用工藝的抗輻射電路對比，能在更小的面積下實現(xiàn)更高的抗輻射性能，該加固工藝設計平臺可為用戶提供更具競爭力的高可靠性產(chǎn)品開發(fā)途徑。

0.18μm CMOS 加固工藝可支持3.3 V 或5 V 器件，配合設計平臺已開發(fā)的抗輻射低壓差線性穩(wěn)壓器（Low Dropout Regulator，LDO）IP，內核標準單元的1.8 V 工作電壓由LDO 提供，可實現(xiàn)全芯片3.3 V 或5 V 的單電源設計，對于目前廣泛使用的3.3 V 及5 V抗輻射應用系統(tǒng)，基于該加固工藝設計平臺，可快速實現(xiàn)更小型化、更低功耗、更高工作頻率的抗輻射芯片替換，全面提升現(xiàn)有抗輻射應用系統(tǒng)的性能，具備良好的應用前景。