苑靖爽，趙元富，王 亮，李同德，孫 雨，朱永欽

(1. 北京微電子技術(shù)研究所，北京 100076；2. 中國(guó)航天電子技術(shù)研究院；3. 中國(guó)航天科技集團(tuán)有限公司 抗輻射集成電路技術(shù)試驗(yàn)室： 北京 100094)

隨著我國(guó)航天事業(yè)的發(fā)展，更小的特征尺寸成為提升宇航用集成電路性能的必由之路，但也為抗輻射加固設(shè)計(jì)帶來了挑戰(zhàn)。隨著CMOS工藝進(jìn)入納米尺寸，晶體管的尺寸越來越小，器件間的排列更加緊密，電路中敏感節(jié)點(diǎn)對(duì)之間的物理距離也變得越來越短。在太空中，如器件受到宇宙射線或離子轟擊，器件間的電荷共享效應(yīng)會(huì)更加顯著[1-2, 16-18]。由于器件存儲(chǔ)單元間的間距越來越小，單個(gè)高能離子可能會(huì)入射到多個(gè)敏感區(qū)域，2個(gè)或2個(gè)以上敏感節(jié)點(diǎn)同時(shí)收集電荷，導(dǎo)致電路發(fā)生單粒子翻轉(zhuǎn)(single event upset, SEU)的概率大幅增加[3-4]，傳統(tǒng)的抗SEU加固方法的針對(duì)性和有效性無法保證[5-8]。因此，需尋求新的加固方案，應(yīng)對(duì)越來越顯著的SEU問題。

為實(shí)現(xiàn)電路抗SEU能力，對(duì)電路版圖進(jìn)行了重新布局，實(shí)現(xiàn)了版圖加固設(shè)計(jì)。版圖加固的設(shè)計(jì)方法主要基于2個(gè)原理：(1)敏感節(jié)點(diǎn)對(duì)分離原理：在敏感節(jié)點(diǎn)對(duì)中插入電路中的非敏感節(jié)點(diǎn)，盡量在不犧牲面積的前提下增加敏感節(jié)點(diǎn)對(duì)之間的距離[9]；(2)電荷補(bǔ)償原理：將屬于同一敏感節(jié)點(diǎn)的NMOS管和PMOS管的漏區(qū)鄰近放置，當(dāng)離子同時(shí)入射到NMOS和PMOS器件，NMOS漏區(qū)和PMOS漏區(qū)產(chǎn)生互補(bǔ)的瞬態(tài)電流變化趨勢(shì)，電荷相互抵消，可緩解敏感節(jié)點(diǎn)處的單粒子瞬態(tài)脈沖電流峰值，減小敏感節(jié)點(diǎn)的單粒子敏感性。本文使用不同版圖加固方法設(shè)計(jì)觸發(fā)器鏈并進(jìn)行試驗(yàn)，定性和定量分析了28 nm 工藝下不同版圖加固方法對(duì)電路抗SEU性能的影響，并與非加固電路進(jìn)行了對(duì)比分析。研究28 nm 工藝下的抗SEU版圖結(jié)構(gòu)，對(duì)宇航用28 nm體硅電路的抗輻射加固設(shè)計(jì)具有一定的參考價(jià)值。

1 試驗(yàn)電路簡(jiǎn)介

設(shè)計(jì)了5條低頻觸發(fā)器鏈(CH1,CH2,CH3,CH4,CH5)，用于測(cè)試版圖加固設(shè)計(jì)的效果。為提高電路的抗SEU能力提供支撐，5條觸發(fā)器鏈均采用雙互鎖存儲(chǔ)單元(dual interlocked storage cell， DICE)結(jié)構(gòu)。其中4條觸發(fā)器鏈采用不同的版圖加固技術(shù)對(duì)電路進(jìn)行加固，另1條觸發(fā)器鏈為非加固對(duì)比鏈。試驗(yàn)電路中的觸發(fā)器清單如表1所列。其中，d為標(biāo)準(zhǔn)單位距離，μm。

表1 試驗(yàn)電路中觸發(fā)器清單Tab.1 Flip-flops of the test circuit

1) CH1鏈

CH1鏈通過電荷補(bǔ)償原理對(duì)電路進(jìn)行加固。通過電荷補(bǔ)償原理，對(duì)版圖進(jìn)行重新布局，達(dá)到對(duì)電路進(jìn)行SEU加固的目的。并與其他鏈進(jìn)行對(duì)比，驗(yàn)證加固方法的有效性。

2) CH2，CH3，CH4鏈

這3條鏈通過隔離敏感節(jié)點(diǎn)來對(duì)測(cè)試電路進(jìn)行加固，CH2，CH3，CH4鏈敏感節(jié)點(diǎn)對(duì)之間的距離分別為d, 2d，3d。通過這3條鏈，測(cè)試28 nm電路中不同敏感節(jié)點(diǎn)對(duì)的距離對(duì)SEU加固性能的影響。

3) CH5鏈

CH5鏈未進(jìn)行加固，用于與加固后的結(jié)果進(jìn)行對(duì)比，是對(duì)照鏈。

2 試驗(yàn)過程及方法

2.1 測(cè)試系統(tǒng)

試驗(yàn)電路單粒子效應(yīng)測(cè)試系統(tǒng)由試驗(yàn)電路板、繼電器控制模塊、路由器、程控電源和2臺(tái)PC機(jī)(PC1和PC2)組成。被測(cè)器件置于試驗(yàn)電路板上，試驗(yàn)室內(nèi)的PC1控制程控電源和繼電器控制模塊，利用繼電器控制模塊，選擇不同的電路板分別進(jìn)行輻照，利用程控電源提供電路板電源和監(jiān)控電流，試驗(yàn)室外的PC2作為遠(yuǎn)程計(jì)算機(jī)通過網(wǎng)線監(jiān)控PC1。

圖1為單粒子效應(yīng)試驗(yàn)電路板原理圖。輸入的測(cè)試激勵(lì)向量由電路板上的FPGA提供，試驗(yàn)過程中，測(cè)試電路和對(duì)比電路的輸出信號(hào)會(huì)實(shí)時(shí)發(fā)給FPGA進(jìn)行比較，比較完成后，F(xiàn)PGA會(huì)將統(tǒng)計(jì)的錯(cuò)誤數(shù)發(fā)給上位機(jī)。

2.2 測(cè)試方法

試驗(yàn)電路共有5條觸發(fā)器鏈，每條觸發(fā)器鏈有4 000級(jí)。觸發(fā)器鏈SEU試驗(yàn)流程如圖2所示。離子總注量達(dá)到1.0×107cm-2時(shí)，停止輻照。

2.3 輻照源

根據(jù)國(guó)內(nèi)重離子輻照條件，選取了2種 LET 值的重離子進(jìn)行SEU試驗(yàn)，重離子參數(shù)如表2所列。

表2 SEU試驗(yàn)重離子參數(shù)Tab.2 Pamameters of heavy ions for SEU test

3 試驗(yàn)結(jié)果及分析

3.1 試驗(yàn)現(xiàn)象及數(shù)據(jù)

使用Ge離子進(jìn)行輻照時(shí)，頻率為100 MHz；使用Kr離子進(jìn)行輻照時(shí)，頻率為10 MHz。當(dāng)輸入數(shù)據(jù)為00和FF時(shí)，除了未加固的觸發(fā)器鏈，其他鏈都沒有發(fā)生翻轉(zhuǎn)；當(dāng)輸入數(shù)據(jù)為55時(shí)，5條測(cè)試鏈中均發(fā)生了SEU。因此，僅對(duì)比輸入數(shù)據(jù)為55的SEU試驗(yàn)數(shù)據(jù)。

由圖3可見，2種不同的離子入射后，4條加固后的觸發(fā)器鏈都發(fā)生了翻轉(zhuǎn)。由圖3(a)可見，Ge離子入射后，非加固的觸發(fā)器鏈的錯(cuò)誤數(shù)為692，采用電荷補(bǔ)償原理加固后的觸發(fā)器鏈錯(cuò)誤數(shù)大幅降低，僅有4；由于敏感節(jié)點(diǎn)對(duì)距離不同，采用敏感節(jié)點(diǎn)對(duì)分離原理加固后的錯(cuò)誤數(shù)分別為13，10，7，表明采用敏感節(jié)點(diǎn)對(duì)分離原理的加固方法，也可有效降低SEU錯(cuò)誤數(shù)。由圖3(b)可見，Kr離子入射后，非加固的觸發(fā)器鏈的錯(cuò)誤數(shù)為689，采用電荷補(bǔ)償原理加固后的觸發(fā)器鏈錯(cuò)誤數(shù)僅有2；采用敏感節(jié)點(diǎn)對(duì)分離原理加固后的錯(cuò)誤數(shù)分別為8，7，4。

3.2 試驗(yàn)分析

通過試驗(yàn)結(jié)果對(duì)比可知，離子入射后，4條加固后的觸發(fā)器鏈都發(fā)生了翻轉(zhuǎn)，但翻轉(zhuǎn)數(shù)最大只有13。2種加固結(jié)構(gòu)下，觸發(fā)器鏈的SEU數(shù)都下降了95%以上。因此，可認(rèn)為4種加固方法都能較好地對(duì)電路進(jìn)行單粒子加固。由4條加固后觸發(fā)器鏈的翻轉(zhuǎn)數(shù)比較可見，使用電荷補(bǔ)償原理加固后，在相同入射條件下，發(fā)生的SEU數(shù)最少。因此，使用電荷補(bǔ)償原理加固方法的抗SEU效應(yīng)效果最為顯著。電荷補(bǔ)償原理如圖4所示。

以反相器為例，對(duì)屬于同一邏輯節(jié)點(diǎn)輸出端的漏區(qū)節(jié)點(diǎn)n1，n2進(jìn)行鄰近布局。當(dāng)入射離子同時(shí)影響關(guān)態(tài)PMOS漏區(qū)和開態(tài)NMOS漏區(qū)時(shí)，PMOS晶體管漏極節(jié)點(diǎn)處收集的正電荷會(huì)提高電路的輸出電壓。如輸出最初為“0”且收集了足夠的電荷，那輸出的邏輯值可能會(huì)發(fā)生變化。而一旦注入的多余電荷被清除或重新結(jié)合， NMOS晶體管就會(huì)恢復(fù)至“0”。同樣，撞擊在NMOS晶體管漏極接觸節(jié)點(diǎn)上的離子會(huì)降低節(jié)點(diǎn)電壓，使其低于接地電壓，增強(qiáng)輸出狀態(tài)。二者相互作用，由PMOS晶體管收集的正電荷被NMOS晶體管收集的負(fù)電荷抵消，導(dǎo)致PMOS漏區(qū)上較大的“0”到“1”的正向瞬態(tài)脈沖會(huì)被NMOS漏區(qū)上較小的負(fù)向瞬態(tài)脈沖抵消一部分，反映到2個(gè)漏區(qū)相連的邏輯節(jié)點(diǎn)上的“0”到“1”的正向電壓脈沖變小了，如圖4 所示。這種方法可有效減小節(jié)點(diǎn)的單粒子敏感性，提高單元SEU的LET閾值[9]。

利用電荷補(bǔ)償原理進(jìn)行版圖加固主要應(yīng)用在DICE結(jié)構(gòu)上。利用電荷補(bǔ)償原理進(jìn)行版圖加固的觸發(fā)器不依靠傳統(tǒng)的節(jié)點(diǎn)分離來降低發(fā)生SEU的概率[10-11]，而是通過分析布局中每個(gè)漏極接觸節(jié)點(diǎn)對(duì)單個(gè)離子的電路響應(yīng)，將每個(gè)漏極接觸節(jié)點(diǎn)放置在布局中，使多個(gè)漏極接觸節(jié)點(diǎn)共同起作用，以全部或部分抵消單個(gè)離子對(duì)電路的整體影響[12]。

DICE是一種存儲(chǔ)單元結(jié)構(gòu)，它利用電路內(nèi)部節(jié)點(diǎn)的雙冗余設(shè)計(jì)實(shí)現(xiàn)軟錯(cuò)誤恢復(fù)能力[13-14]。圖5為應(yīng)用于DICE單元的電荷補(bǔ)償原理版圖布局。DICE存儲(chǔ)單元不受單個(gè)節(jié)點(diǎn)SEU的影響，但易受多個(gè)電路節(jié)點(diǎn)SEU的影響，尤其是隨著器件特征尺寸的減小，單個(gè)高能離子入射到多個(gè)電路節(jié)點(diǎn)的概率增加，導(dǎo)致DICE結(jié)構(gòu)不能適用于小尺寸器件的電路加固[15]?；镜?管DICE存儲(chǔ)元件結(jié)構(gòu)如圖5(a)所示。當(dāng)DICE設(shè)計(jì)中“關(guān)斷”晶體管的漏極接觸節(jié)點(diǎn)被重離子擊中時(shí)，連接到該漏極接觸節(jié)點(diǎn)的電路節(jié)點(diǎn)可暫時(shí)切換其邏輯狀態(tài)，但隨著電路其余節(jié)點(diǎn)的影響，邏輯狀態(tài)會(huì)恢復(fù)到初始狀態(tài)。但若2個(gè)“關(guān)斷”晶體管的漏極接觸節(jié)點(diǎn)被同一離子擊中，就可能導(dǎo)致存儲(chǔ)單元發(fā)生翻轉(zhuǎn)。因此，采用電荷補(bǔ)償原理，對(duì)DICE結(jié)構(gòu)的版圖進(jìn)行重新布局，對(duì)可同時(shí)“關(guān)斷”的任意2個(gè)晶體管T1和T2，將另一個(gè)“導(dǎo)通”晶體管T3的漏極接觸節(jié)點(diǎn)置于T1和T2的漏極接觸節(jié)點(diǎn)之間，3個(gè)晶體管的漏極接觸節(jié)點(diǎn)處于水平方向，其中，T3的漏極接觸節(jié)點(diǎn)直接連接到T1或T2的漏極接觸節(jié)點(diǎn)。當(dāng)2個(gè)“截止”晶體管同時(shí)被高能離子撞擊時(shí)，中間的“導(dǎo)通”晶體管的漏極接觸節(jié)點(diǎn)也會(huì)被擊中，收集的電荷會(huì)抵消在“截止”晶體管漏極處收集的電荷，降低總體在“導(dǎo)通”晶體管和“截止”晶體管之間的共享電路節(jié)點(diǎn)處收集的電荷，降低DICE單元發(fā)生SEU的概率。

以M1，M3和M4為例，當(dāng)同一離子撞擊到M1和M4時(shí)，會(huì)導(dǎo)致n1和n4節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)。對(duì)普通的DICE版圖結(jié)構(gòu)，若n1和n4節(jié)點(diǎn)同時(shí)發(fā)生翻轉(zhuǎn)，就會(huì)導(dǎo)致DICE單元存儲(chǔ)數(shù)據(jù)發(fā)生變化。使用圖5(b)所示的電荷補(bǔ)償原理對(duì)版圖加固后，當(dāng)同一離子撞擊到M1和M4時(shí)，必定會(huì)導(dǎo)致該離子打到M3，在n3節(jié)點(diǎn)處產(chǎn)生的電荷會(huì)將n4節(jié)點(diǎn)處產(chǎn)生的電荷抵消，降低n4節(jié)點(diǎn)收集到的電荷，使n4節(jié)點(diǎn)不發(fā)生翻轉(zhuǎn)，則僅有n1節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)，不會(huì)導(dǎo)致DICE單元存儲(chǔ)狀態(tài)發(fā)生改變。

若離子同時(shí)撞擊到M1和M3，M1管的入射會(huì)導(dǎo)致n1節(jié)點(diǎn)存儲(chǔ)狀態(tài)發(fā)生翻轉(zhuǎn)，n1翻轉(zhuǎn)將使晶體管M4導(dǎo)通，并驅(qū)動(dòng)節(jié)點(diǎn)n4發(fā)生翻轉(zhuǎn)。相反，離子撞擊到M3時(shí)，會(huì)降低節(jié)點(diǎn)n3的電壓，屬于同一節(jié)點(diǎn)的n3和n4共同作用，使DICE電路恢復(fù)時(shí)間減小。若離子同時(shí)撞擊到M1和M4，M4管的入射會(huì)導(dǎo)致n4節(jié)點(diǎn)存儲(chǔ)狀態(tài)發(fā)生翻轉(zhuǎn)，與此同時(shí)，離子撞擊到M3時(shí)，會(huì)降低節(jié)點(diǎn)n3的電壓，屬于同一節(jié)點(diǎn)的n3和n4共同作用，使DICE電路恢復(fù)，不發(fā)生翻轉(zhuǎn)。

電荷補(bǔ)償原理將漏極接觸節(jié)點(diǎn)放置在布局中，通過上述相對(duì)的SEU效果，來進(jìn)行電路抗SEU加固設(shè)計(jì)。電荷補(bǔ)償原理不依賴于敏感電路節(jié)點(diǎn)的距離大小，更適合納米電路。

通過試驗(yàn)可見，不同敏感節(jié)點(diǎn)對(duì)距離的觸發(fā)器鏈抗SEU的性能不同。其中，敏感節(jié)點(diǎn)對(duì)距離最大的觸發(fā)器的抗SEU性能越好。但由于敏感節(jié)點(diǎn)對(duì)分離加大了電路之間的敏感節(jié)點(diǎn)對(duì)之間的距離，導(dǎo)致電路面積的開銷很大。

對(duì)比使用電荷補(bǔ)償原理加固和敏感節(jié)點(diǎn)對(duì)分離2種加固方式，前者不依賴于敏感節(jié)點(diǎn)對(duì)，后者則是敏感節(jié)點(diǎn)對(duì)距離越大，加固效果越好。然而隨著器件特征尺寸的減小，電路中器件的間距越來越小，器件間的電荷共享效應(yīng)對(duì)電路翻轉(zhuǎn)的影響越來越大，使用敏感節(jié)點(diǎn)隔離的加固方式所造成的面積損失也越來越大。因此，采用電荷補(bǔ)償原理進(jìn)行加固更適合28 nm工藝器件或集成電路。

4 結(jié)論

本文針對(duì)28 nm體硅工藝集成電路的SEU問題，利用集成電路的版圖的空間布局，設(shè)計(jì)了敏感節(jié)點(diǎn)對(duì)分離和基于電荷補(bǔ)償原理的2種加固結(jié)構(gòu)。在實(shí)現(xiàn)敏感節(jié)點(diǎn)對(duì)分離結(jié)構(gòu)時(shí)，設(shè)計(jì)了3種不同的分離距離，分別為d， 2d，3d。電荷補(bǔ)償原理設(shè)計(jì)時(shí)則依據(jù)具體工藝的特征。試驗(yàn)結(jié)果表明，基于電荷補(bǔ)償原理結(jié)構(gòu)的抗SEU加固能力最強(qiáng)；與其他敏感節(jié)點(diǎn)分離距離相比，分離距離為3d時(shí)，加固能力最強(qiáng)；以Ge離子入射為例，2種加固結(jié)構(gòu)下的SEU數(shù)均下降了95%以上。需要注意的是，敏感節(jié)點(diǎn)對(duì)分離這一物理隔離方法對(duì)抗SEU加固有效，但隨著工藝的進(jìn)步，隔離的加固方法使電路的面積和性能損失較大，而采用電荷補(bǔ)償原理等基于輻射效應(yīng)機(jī)理、低開銷的加固設(shè)計(jì)技術(shù)應(yīng)是更小工藝尺寸加固技術(shù)開發(fā)的重要途徑。