一種小尺寸硅基LED驅(qū)動(dòng)設(shè)計(jì)

陳文明

（1.中航華東光電有限公司，安徽蕪湖 241002；2.特種顯示技術(shù)國(guó)家工程實(shí)驗(yàn)室，安徽蕪湖 241002）

0 引言

硅基LED是將MicroLED 陣列和硅基背板通過(guò)特殊的工藝連接在一起，并能夠顯示圖像的顯示設(shè)備，由于受到硅基工藝的限制，物理尺寸一般在1"以下。其具有極高的發(fā)光亮度、分辨率和對(duì)比度，而且響應(yīng)時(shí)間極短。由于硅基LED 是全固態(tài)的顯示器，還具有工作溫度范圍寬、抗震性好等優(yōu)點(diǎn)。隨著可穿戴設(shè)備的快速發(fā)展，作為圖像源的硅基LED 受到人們?cè)絹?lái)越多的關(guān)注[1-3]。由于穿戴設(shè)備被人們戴在頭部，所以對(duì)重量、功耗、顯示效果、亮度能指標(biāo)有非常高的要求。硅基LED 的驅(qū)動(dòng)是直接影響其顯示效果以及其性能能否充分發(fā)揮的關(guān)鍵因素，所以需要對(duì)其驅(qū)動(dòng)方式和驅(qū)動(dòng)電路進(jìn)行研究，以便在產(chǎn)品應(yīng)用中取得良好效果。常規(guī)的硅基LED 驅(qū)動(dòng)方式的研究，僅僅研究了驅(qū)動(dòng)的實(shí)現(xiàn)，重點(diǎn)關(guān)注屏的點(diǎn)亮方式，并沒(méi)有過(guò)多地關(guān)注產(chǎn)品上的工程實(shí)現(xiàn)問(wèn)題。本文以實(shí)際的一款硅基LED 顯示屏的驅(qū)動(dòng)設(shè)計(jì)為研究，對(duì)產(chǎn)品工程實(shí)現(xiàn)中的幾個(gè)關(guān)鍵問(wèn)題的解決進(jìn)行了研究。不單研究了此款硅基LED 顯示屏的電氣特性，并結(jié)合實(shí)際穿戴設(shè)備中使用中的關(guān)鍵技術(shù)指標(biāo)要求，針對(duì)性地設(shè)計(jì)了驅(qū)動(dòng)電路。對(duì)視頻傳輸接口的設(shè)計(jì)、亮度的調(diào)節(jié)、gamma 的控制方式等進(jìn)行了深入地分析，并介紹了具體的實(shí)現(xiàn)過(guò)程，達(dá)到了體積、功耗、亮度調(diào)節(jié)范圍、顯示質(zhì)量等指標(biāo)的平衡[4-9]。本文的研究成果為其他同類(lèi)顯示屏的驅(qū)動(dòng)設(shè)計(jì)和相關(guān)產(chǎn)品的開(kāi)發(fā)提供了參考和借鑒。

1 顯示屏電氣特性和系統(tǒng)要求

選用的小尺寸硅基LED 是一種有源顯示陣列結(jié)構(gòu)，像素大小為5 μm ×5 μm，有效顯示面積為1 280×720。此款硅基LED 為電流驅(qū)動(dòng)方式，采用PWM 調(diào)節(jié)方式實(shí)現(xiàn)灰度調(diào)節(jié)，對(duì)應(yīng)的視頻接口為L(zhǎng)VDS，數(shù)據(jù)按bit 形式傳輸和實(shí)現(xiàn)顯示，并且通過(guò)SPI 接口控制內(nèi)部寄存器。主要規(guī)格參數(shù)如表1所示。

表1 硅基LED面板的基本規(guī)格

由于此款硅基LED 應(yīng)用于頭戴顯示設(shè)備上，要求系統(tǒng)具有體積小，重量輕，功耗低等特點(diǎn)。所以選用VESA 標(biāo)準(zhǔn)的LVDS 接口作為驅(qū)動(dòng)板的視頻輸入接口；上位機(jī)需要根據(jù)環(huán)境需要控制顯示屏顯示，如亮度控制（最大亮度大于或等于15 000 cd∕m2，最小亮度小于或等于0.5 cd∕m2）、對(duì)比度調(diào)節(jié)、gamma調(diào)節(jié)等，采用的通訊方式為RS485，考慮到可靠性，采用數(shù)據(jù)打包方式進(jìn)行傳輸；驅(qū)動(dòng)板采用+12 V電源供電，要求最大亮度下，功耗小于2 W。

2 硬件架構(gòu)設(shè)計(jì)

硬件架構(gòu)如圖1 所示。Xilinx 的FPGA 具有支持LVDS 電氣特性的差分IO 口，通過(guò)其內(nèi)部的ISERDES、OSERDES 原語(yǔ)能夠?qū)⒋袛?shù)據(jù)并行化和并行數(shù)據(jù)串行化，考慮到功耗和PCB 面積的限制，將外部的LVDS 解碼器功能通過(guò)FPGA 實(shí)現(xiàn)。由于此款硅基LED 采用PWM方式進(jìn)行灰度調(diào)節(jié)，輸入的數(shù)據(jù)為視頻bit面數(shù)據(jù)，為了顯示一幀的視頻圖像需要通過(guò)視頻緩存器將數(shù)據(jù)緩存，然后按bit為讀出，組織成屏能接受的格式進(jìn)行傳輸，所以需要通過(guò)DDR3 進(jìn)行視頻數(shù)據(jù)緩存。屏之間是有差異的，為了保證產(chǎn)品光電性能的一致性，需要對(duì)屏及FPGA內(nèi)部參數(shù)進(jìn)行相應(yīng)的調(diào)整，以補(bǔ)償這種差異性，所以采用一顆EEPROM來(lái)存儲(chǔ)這些參數(shù)[10-13]。

圖1 硅基LED顯示驅(qū)動(dòng)硬件架構(gòu)

硅基LED 是電流型驅(qū)動(dòng)方式，其發(fā)光亮度和流過(guò)像素的電流成正比關(guān)系，控制寬度最直接的方式就是增加LED 陣列兩端的電壓，在一定范圍內(nèi)電壓增加，電流也會(huì)相應(yīng)增加，所以通過(guò)控制LED 陣列的供電電壓值來(lái)調(diào)節(jié)亮度。本文采用數(shù)字電位器，通過(guò)控制電壓芯片F(xiàn)B兩端的電阻阻值來(lái)控制電源芯片的輸出電壓，電路如圖2所示，VLED為L(zhǎng)ED陣列供電電壓。

圖2 亮度調(diào)節(jié)電路

3 硅基LED驅(qū)動(dòng)實(shí)現(xiàn)

3.1 代碼架構(gòu)

FPGA 是電路中的主控器件，負(fù)責(zé)視頻接口編解碼、信號(hào)處理、DDR3 控制、通訊、外圍電路控制等功能。主要模塊組成如圖3所示。其中LVDS解碼模塊完成外部輸入的解碼，將LVDS 格式信號(hào)轉(zhuǎn)化為并行RGB 信號(hào)，以便后續(xù)處理；并行信號(hào)進(jìn)入DDR 控制模塊，被寫(xiě)入外部DDR3 中，并在屏輸出時(shí)序要求從DDR3 中讀出；DDR3輸出數(shù)據(jù)進(jìn)行LVDS 編碼，將數(shù)據(jù)組織成屏需要的格式，并完成電氣轉(zhuǎn)化，以LVDS 信號(hào)輸出；主控制模塊在上電后，實(shí)現(xiàn)完成屏的狀態(tài)配置，然后根據(jù)串口輸入的命令對(duì)系統(tǒng)進(jìn)行控制和調(diào)節(jié)，實(shí)現(xiàn)亮度控制、對(duì)比度、gamma 控制等功能。下面對(duì)內(nèi)部的主要模塊功能和實(shí)現(xiàn)方式進(jìn)行分析。

圖3 FPGA內(nèi)部架構(gòu)

3.2 功能實(shí)現(xiàn)

3.2.1 LVDS解碼

在Xilinx 的Spartan6 系 列FPGA 中，有ISERDES 原語(yǔ)，用來(lái)實(shí)現(xiàn)數(shù)據(jù)的串行∕并行轉(zhuǎn)化。為了簡(jiǎn)化LVDS 解碼電路，本文采用ISERDES，IODELAY 以及相位檢測(cè)電路來(lái)實(shí)現(xiàn)。由于VESA 標(biāo)準(zhǔn)的LVDS的時(shí)鐘和串行數(shù)據(jù)的速率比例是1∶7 的關(guān)系，所以需要通過(guò)PLL 來(lái)產(chǎn)生一個(gè)輸入時(shí)鐘7 倍的內(nèi)部高速采樣時(shí)鐘，來(lái)對(duì)輸入的數(shù)據(jù)進(jìn)行采樣。由于LVDS 是通過(guò)隨路時(shí)鐘來(lái)產(chǎn)生數(shù)據(jù)采樣信號(hào)和數(shù)據(jù)對(duì)齊模板，所以LVDS 的時(shí)鐘和數(shù)據(jù)分開(kāi)處理。LVDS解碼模塊的RTL級(jí)圖如圖4所示。

圖4 LVDS模塊內(nèi)部架構(gòu)

輸入的一對(duì)差分時(shí)鐘信號(hào)經(jīng)過(guò)IBUFDS 原語(yǔ)轉(zhuǎn)化為單端時(shí)鐘信號(hào)后，通過(guò)IODELAY 來(lái)調(diào)節(jié)延時(shí)，并通過(guò)ISERDES 生成數(shù)據(jù)對(duì)齊模塊數(shù)據(jù)，來(lái)完成數(shù)據(jù)通道的數(shù)據(jù)位對(duì)齊。IODELAY 和ISERDES 的控制時(shí)鐘IOCLK，IOCE 和GCLK 由通過(guò)IODELAY 延時(shí)的時(shí)鐘信號(hào)輸入到PLL，和BUFPLL 轉(zhuǎn)化輸出。延時(shí)后時(shí)鐘信號(hào)輸入到級(jí)聯(lián)的ISERDES 模塊，生成數(shù)據(jù)位對(duì)齊模板，當(dāng)數(shù)據(jù)不能對(duì)齊，由相應(yīng)的狀態(tài)機(jī)控制時(shí)鐘通道和數(shù)據(jù)通道的ISERDES模塊的BITSLIP管腳，使數(shù)據(jù)重新對(duì)齊。

輸入的4對(duì)差分?jǐn)?shù)據(jù)信號(hào)，分別經(jīng)過(guò)IODELAY和ISERDES模塊。此兩模塊采用MASTER和SLAVE兩個(gè)模塊級(jí)聯(lián)方式。IODELAY 模塊的操作過(guò)程是首先對(duì)MASTER和SLAVE 模塊進(jìn)行校準(zhǔn)，其中MASTER 延遲到half MAX位置，SLAVE 延遲到MAX 位置，并且后續(xù)始終保持SLAVE 延遲位置為MASTER 位置加half MAX 的關(guān)系。延時(shí)后的數(shù)據(jù)分別輸入到ISERDES 模塊，完成數(shù)據(jù)并行化，在BITSLIP 信號(hào)控制下完成數(shù)據(jù)位匹配。ISERDES輸出的VALID和INCDEC作為相位檢測(cè)模塊的輸入，在這兩個(gè)信號(hào)的控制下，調(diào)節(jié)IODELAY 模塊的延遲位置，保證采樣時(shí)鐘在數(shù)據(jù)位的中間區(qū)域采樣，確保信號(hào)正常采樣。

3.2.2 DDR3控制

硅基LED 的數(shù)據(jù)接口為L(zhǎng)VDS，數(shù)據(jù)格式如圖5 所示，其中clkp∕n 為傳輸時(shí)鐘，上升沿有效；sep∕n 為數(shù)據(jù)同步信號(hào)，用于接收端數(shù)據(jù)對(duì)齊；dnp∕n為數(shù)據(jù)信號(hào)，共4 對(duì)，也即一個(gè)LVDS 幀傳輸32 bit 數(shù)據(jù)，由于一行數(shù)據(jù)有1 344 個(gè)，則在傳輸一行數(shù)據(jù)時(shí)需要42 個(gè)時(shí)鐘周期，而為了保證實(shí)際顯示結(jié)果的處理，至少需要45 個(gè)時(shí)鐘周期進(jìn)行一行數(shù)據(jù)的傳輸。為了配合屏的數(shù)據(jù)時(shí)序要求，需要通過(guò)數(shù)據(jù)緩存來(lái)實(shí)現(xiàn)，本文采用的是DDR3 作為數(shù)據(jù)緩存器。

圖5 屏接口LVDS時(shí)序

圖6 所示為DDR3 的控制模塊框圖，主要由數(shù)據(jù)輸入、輸出FIFO、DDR3 控制模塊組成。其中輸入、輸出FIFO 用于數(shù)據(jù)緩存、跨時(shí)鐘同步、數(shù)據(jù)位寬調(diào)整的功能。輸入、輸出FIFO 在DDR3_CTL 模塊的控制下進(jìn)行數(shù)據(jù)的讀出和寫(xiě)入，DDR3_CTL 模塊的主時(shí)鐘為例化的DDR3 IP 的輸出時(shí)鐘ui_clk，F(xiàn)IFO_IN 的寫(xiě)時(shí)鐘為L(zhǎng)VDS解碼后的外部像素時(shí)鐘，F(xiàn)IFO_OUT 的讀時(shí)鐘為輸出給屏的時(shí)鐘，這里為31.05 MHz。FIFO_IN 的讀時(shí)鐘和FIFO_OUT 的寫(xiě)時(shí)鐘為ui_clk。FIFO_IN 的輸入位寬為8 bit，一個(gè)像素?cái)?shù)據(jù)量，輸出為DDR3的控制位寬128 bit，而的FIFO_OUT 的寫(xiě)入位寬為128 bit，其讀出位寬為256 bit，這是因?yàn)檩敵鼋o屏的一個(gè)LVDS 幀對(duì)應(yīng)的是32個(gè)像素。這樣直接通過(guò)FIFO 轉(zhuǎn)化，能夠顯著減小控制復(fù)雜程度，并和后續(xù)模塊進(jìn)行無(wú)縫對(duì)接。

圖6 DDR3控制模塊

DDR3_CTL 模塊是DDR3控制模塊的核心，主要完成數(shù)據(jù)的讀寫(xiě)控制以及讀寫(xiě)仲裁。讀寫(xiě)控制采用狀態(tài)機(jī)控制，對(duì)圖7所示的3類(lèi)FIFO接口進(jìn)行控制，其中p0_cmd_XXX為讀寫(xiě)命令輸入接口，p0_rd_XXX 為讀數(shù)據(jù)通道接口，p0_wr_XXX為寫(xiě)數(shù)據(jù)通道接口。狀態(tài)機(jī)執(zhí)行過(guò)程中，在命令寫(xiě)入、數(shù)據(jù)寫(xiě)入、讀出中要時(shí)刻關(guān)注對(duì)應(yīng)端口的FIFO的狀態(tài)，在p0_cmd_full=‘1’時(shí)要停止命令寫(xiě)入，直到p0_cmd_full=‘0’；在p0_rd_empty=‘1’要停止數(shù)據(jù)讀使能，直到p0_rd_empty=‘0’；在p0_wr_full=‘1’要停止數(shù)據(jù)寫(xiě)入使能，直到p0_wr_full=‘0’。數(shù)據(jù)讀寫(xiě)采用猝發(fā)方式實(shí)現(xiàn)，考慮到數(shù)據(jù)數(shù)量以及操作復(fù)雜度，單次猝發(fā)長(zhǎng)度p0_cmd_bl設(shè)置為40，在每次猝發(fā)讀寫(xiě)命令時(shí)都要重新設(shè)置起始地址，每次地址自增偏移量為猝發(fā)長(zhǎng)度的16倍。

圖7 DDR IP結(jié)構(gòu)

DDR3 控制模塊在下一時(shí)刻處于讀狀態(tài)還是寫(xiě)狀態(tài)，由讀寫(xiě)仲裁機(jī)制進(jìn)行控制。由于DDR3 在物理上是單顆芯片，而要實(shí)現(xiàn)數(shù)據(jù)的同時(shí)讀寫(xiě)，需要在DDR3 中開(kāi)辟讀寫(xiě)空間，采用時(shí)分復(fù)用的方式，控制讀寫(xiě)，一幀數(shù)據(jù)讀寫(xiě)完成后，讀寫(xiě)空間交換，保證視頻連續(xù)輸出。為了避免輸出視頻錯(cuò)亂，優(yōu)先保證輸出數(shù)據(jù)的量，也即在達(dá)到一定的輸出數(shù)據(jù)量之前以讀操作為主，達(dá)到數(shù)量之后，讀寫(xiě)操作根據(jù)相應(yīng)標(biāo)志交替進(jìn)行，確保數(shù)據(jù)的連續(xù)性。

3.2.3 gamma控制

硅基LED 的亮度變化范圍為：最大亮度大于或等于15 000 cd∕m2，最小亮度小于或等于0.5 cd∕m2。屏亮度和VLED 之間存在非線性關(guān)系，如圖8所示，這造成不同亮度下對(duì)應(yīng)的gamma 發(fā)生了變化，表現(xiàn)為灰階畫(huà)面的層次在不同亮度下有差異。為了克服此問(wèn)題，提升顯示效果，需要?jiǎng)討B(tài)地調(diào)節(jié)gamma曲線。

圖8 亮度與電壓關(guān)系

在FPGA內(nèi)部通過(guò)構(gòu)建LUT，實(shí)現(xiàn)gamma曲線的改造。如果每一級(jí)灰度對(duì)應(yīng)一個(gè)gamma數(shù)據(jù)，在調(diào)光級(jí)數(shù)比較多的情況下，需要一個(gè)容量巨大的LUT來(lái)存儲(chǔ)所有的數(shù)據(jù)。為了減小數(shù)據(jù)量，采用如圖9所示的9點(diǎn)法，改造gamma曲線，每一點(diǎn)對(duì)應(yīng)的輸入灰度值是固定的，兩點(diǎn)之間的值通過(guò)線性擬合方式計(jì)算得到，這樣只需要256×70 bit的空間就能實(shí)現(xiàn)256級(jí)亮度下的gamma矯正。實(shí)現(xiàn)過(guò)程如下：

圖9 gamma調(diào)節(jié)示意圖

首先，根據(jù)亮度級(jí)數(shù)查找得到對(duì)應(yīng)的Q1，Q2，…，Q7共7個(gè)數(shù)據(jù)；然后，根據(jù)這7個(gè)數(shù)據(jù)計(jì)算所有0～255灰階對(duì)應(yīng)的gamma 數(shù)據(jù)，對(duì)應(yīng)的計(jì)算公式為：data_out=其 中Gn≤data_in≤Gn+1，data_in ?(0,255)；最后將計(jì)算的256 個(gè)數(shù)據(jù)寫(xiě)入對(duì)gamma LUT中，用于視頻數(shù)據(jù)矯正。

4 性能測(cè)試

驅(qū)動(dòng)電路調(diào)試完成后，點(diǎn)屏效果如圖10所示，實(shí)現(xiàn)了預(yù)期的各項(xiàng)功能，進(jìn)一步對(duì)主要的光電指標(biāo)進(jìn)行測(cè)試，主要測(cè)試數(shù)據(jù)如表2所示。由表可知，硅基LED 在亮度，對(duì)比度和功耗上均滿足要求，驅(qū)動(dòng)設(shè)計(jì)滿足技術(shù)要求。主要光電指標(biāo)和LCD 同類(lèi)產(chǎn)品相比有明顯的優(yōu)勢(shì)，所以其在頭戴顯示類(lèi)設(shè)備上使用有明顯的優(yōu)勢(shì)。

表2 測(cè)試數(shù)據(jù)

圖10 實(shí)物顯示效果

5 結(jié)束語(yǔ)

硅基LED 在穿戴式設(shè)備中被越來(lái)越多的應(yīng)用，由于其具有獨(dú)特的電氣和光學(xué)特性，使其在穿戴式設(shè)備中應(yīng)用還有一些關(guān)鍵的問(wèn)題需要被解決，以便實(shí)現(xiàn)工程化應(yīng)用。本文以一款硅基LED 顯示屏為研究對(duì)象，根據(jù)實(shí)際的硅基LED 顯示屏的電氣特性，針對(duì)性地進(jìn)行了驅(qū)動(dòng)電路設(shè)計(jì)。本文設(shè)計(jì)的驅(qū)動(dòng)電路實(shí)現(xiàn)了LVDS 數(shù)據(jù)解碼、顯示控制（亮度調(diào)節(jié)、對(duì)比度調(diào)節(jié)、gamma 等）、通訊控制等功能。并對(duì)設(shè)計(jì)的驅(qū)動(dòng)進(jìn)行了測(cè)試，得出了關(guān)鍵的性能指標(biāo)，通過(guò)測(cè)試數(shù)據(jù)的分析，其在亮度、對(duì)比度和功耗等指標(biāo)上均滿足設(shè)計(jì)要求。本文的研究為硅基LED在頭戴顯示類(lèi)設(shè)備的使用提供技術(shù)積累和設(shè)計(jì)參考。