李曉輝, 萬宏杰, 樊 韜, 劉佳文, 王先文

(西安電子科技大學(xué)通信工程學(xué)院, 陜西 西安 710071)

0 引 言

雷達(dá)性能測(cè)試中,雷達(dá)回波模擬器對(duì)測(cè)量的作用越來越大[1-3]。模擬器在室內(nèi)條件中若能精確模擬雷達(dá)信號(hào)在空間信道中傳播產(chǎn)生的延時(shí)及頻移等變化[4],可以極大地縮減測(cè)試周期與測(cè)試成本。在雷達(dá)測(cè)距測(cè)速時(shí),時(shí)間上的高分辨率決定了測(cè)距測(cè)速的精確性,通過對(duì)回波信號(hào)高質(zhì)量[5]、高精度的延時(shí),目標(biāo)的位置速度等信息也會(huì)更加準(zhǔn)確。因此在雷達(dá)搜索及跟蹤目標(biāo)測(cè)試時(shí),模擬器是重要的地面支撐設(shè)備,同時(shí)高精度延時(shí)模擬也是模擬器實(shí)現(xiàn)高性能的關(guān)鍵技術(shù)。

模擬器研究一般側(cè)重于高性能通用化測(cè)控信道模擬器[6],其中信號(hào)延時(shí)模擬可對(duì)不同類型信號(hào)實(shí)現(xiàn)通用化的延時(shí)處理。時(shí)延研究大致經(jīng)歷了從模擬到數(shù)字、從粗時(shí)延到精時(shí)延的階段。

模擬實(shí)現(xiàn)方面,使用真時(shí)間延時(shí)(true time delay, TTD)方法,用長(zhǎng)的、包裹起來的延遲線延遲信號(hào)[7],比如光纖、同軸電纜、波導(dǎo)等延遲線。TTD方法能夠?qū)崿F(xiàn)一定的延時(shí)效果,但存在復(fù)雜度高、體積大、功耗高的問題,易受溫度等外界環(huán)境的影響[8]。文獻(xiàn)[9]提出一種基于電纜延遲的平面陣列信號(hào)模擬器,滿足導(dǎo)航衛(wèi)星系統(tǒng)接收機(jī)中平面陣列延時(shí)一般低于0.6 ns的要求,但傳輸線帶來的誤差需額外的校正處理。

數(shù)字實(shí)現(xiàn)方面,通過特定的延時(shí)結(jié)構(gòu)實(shí)現(xiàn)較低的延時(shí)精度。文獻(xiàn)[10]提出基于可編程邏輯門陣列(field programmable gate array,FPGA)的延時(shí)線子集和延時(shí)線結(jié)構(gòu),由級(jí)聯(lián)延遲單元進(jìn)行延時(shí),該結(jié)構(gòu)實(shí)測(cè)下的延時(shí)分辨率可低至76 ps。文獻(xiàn)[11]設(shè)計(jì)了新型數(shù)字時(shí)延發(fā)生器,在FPGA中使用雙抽頭延時(shí)線,可實(shí)現(xiàn)的時(shí)延分辨率為65 ps,但需要額外的數(shù)字可編程延時(shí)器芯片搭建一個(gè)整體的延時(shí)系統(tǒng)。

數(shù)字實(shí)現(xiàn)與奈奎斯特采樣定律緊密結(jié)合[12],對(duì)信號(hào)分解及重構(gòu)實(shí)現(xiàn)了整數(shù)倍采樣間隔的延時(shí)大小。但高延時(shí)精度依賴于高采樣率，所以在采樣率不能無限制提高的實(shí)際應(yīng)用中,需要有分?jǐn)?shù)倍采樣間隔的時(shí)延處理,如密集采樣、數(shù)字時(shí)域內(nèi)插、頻域線性相位加權(quán)、分?jǐn)?shù)時(shí)延濾波器[13]等方法。這些方法可以滿足實(shí)際工程應(yīng)用中足夠小的時(shí)延精度需求,但是對(duì)原序列的過采樣和對(duì)濾波系數(shù)的插值,濾波系數(shù)隨著延時(shí)量變化而改變,造成時(shí)頻域數(shù)據(jù)量和運(yùn)算量的激增。文獻(xiàn)[14]中Farrow結(jié)構(gòu)下的分?jǐn)?shù)延遲濾波器的子濾波系數(shù)與延遲無關(guān),可以靈活地調(diào)整延遲,因而得到廣泛應(yīng)用，并可以通過優(yōu)化Farrow結(jié)構(gòu)或者濾波器系數(shù)使得延時(shí)性能得到改善[15-17],但也會(huì)使濾波階數(shù)更大,需要更多的硬件資源。

考慮到時(shí)延模擬的仿真及FPGA實(shí)現(xiàn),數(shù)字時(shí)域內(nèi)插相比其他方法較容易實(shí)現(xiàn),并可通過多相濾波的思想進(jìn)行優(yōu)化。FPGA實(shí)現(xiàn)時(shí)會(huì)通過增加一定的存儲(chǔ)來處理插值后的數(shù)據(jù),從而節(jié)省了乘法器資源等。

因此本文側(cè)重于數(shù)字時(shí)域內(nèi)插方法,結(jié)合多相思想對(duì)其優(yōu)化,先根據(jù)小數(shù)倍延時(shí)精度的要求對(duì)高階下的有限長(zhǎng)單位沖激響應(yīng)(finite impulse response, FIR)濾波器系數(shù)向量進(jìn)行多相分解,得到重新排序的系數(shù)矩陣。再根據(jù)延時(shí)量大小選擇多相子濾波器的系數(shù),濾波處理后輸出對(duì)應(yīng)的延時(shí)信號(hào)。該方法的優(yōu)勢(shì)是將原采樣序列插值后在高階下的濾波處理改進(jìn)為原序列在低階下的濾波處理,可在較低的數(shù)據(jù)量與運(yùn)算量下實(shí)現(xiàn)同等效果的延時(shí)精度。

1 時(shí)延模擬模型

1.1 雷達(dá)測(cè)試場(chǎng)景

雷達(dá)對(duì)目標(biāo)的位置及速度測(cè)試時(shí),時(shí)間精度會(huì)決定測(cè)距測(cè)速的精確性,通過對(duì)回波信號(hào)高質(zhì)量、高精度的延時(shí)處理,目標(biāo)的位置及速度等信息也會(huì)更加準(zhǔn)確[18-19]。

如圖1所示,雷達(dá)與目標(biāo)間的距離固定時(shí),即目標(biāo)固定于A點(diǎn),此時(shí)延時(shí)量與兩者之間的距離有關(guān),距離越大信號(hào)延時(shí)越大。當(dāng)雷達(dá)與目標(biāo)間的距離不固定時(shí),若目標(biāo)以速度v向B點(diǎn)運(yùn)動(dòng),兩者距離越來越小,延時(shí)量變小,且存在多普勒效應(yīng)[20],導(dǎo)致信號(hào)的載頻發(fā)生偏移。

圖1 雷達(dá)測(cè)試場(chǎng)景Fig.1 Radar test case

雷達(dá)信號(hào)到B點(diǎn)的距離為d1，用時(shí)t1,到A點(diǎn)的距離為d0，總用時(shí)t0,因此對(duì)于目標(biāo)與雷達(dá)來說,從A到B的時(shí)間差分別為

(1)

(2)

式中：c為光速。

目標(biāo)運(yùn)動(dòng)引起的多普勒頻移fd為

(3)

式中:ft為信號(hào)的頻率，ft=c/λ,λ為波長(zhǎng)。

時(shí)延模擬就是模擬目標(biāo)處于任一位置時(shí)對(duì)應(yīng)的時(shí)間差,時(shí)延模擬越精確,目標(biāo)的位置速度信息也就越精確。

1.2 延時(shí)方案設(shè)計(jì)

雷達(dá)回波模擬器系統(tǒng)的延時(shí)控制[21]通常如圖2所示。通過實(shí)時(shí)獲取目標(biāo)數(shù)據(jù),實(shí)時(shí)計(jì)算延時(shí)控制量。

圖2 延時(shí)控制系統(tǒng)總體方案Fig.2 Overall plan for delay control system

其中,通過存儲(chǔ)單元進(jìn)行粗延時(shí)控制,當(dāng)延時(shí)量為整數(shù)倍采樣間隔時(shí),可采用先進(jìn)先出(first input first output, FIFO)存儲(chǔ)器、隨機(jī)存取(random access memory, RAM)存儲(chǔ)器等存儲(chǔ)單元的讀寫控制來實(shí)現(xiàn)。

時(shí)延精度取決于系統(tǒng)的采樣率,延時(shí)的動(dòng)態(tài)變化范圍由存儲(chǔ)單元的容量大小來決定。系統(tǒng)采樣率越高,時(shí)延精度越高;存儲(chǔ)單元容量越大,延時(shí)的動(dòng)態(tài)范圍也就越大[22]。

通過小于采樣間隔的延時(shí)處理進(jìn)行更加精細(xì)的延時(shí)控制,最終實(shí)現(xiàn)對(duì)輸入波形數(shù)據(jù)的高精度高動(dòng)態(tài)延時(shí)控制。

2 基于數(shù)字時(shí)域內(nèi)插的延時(shí)設(shè)計(jì)

在包括雷達(dá)回波模擬器等系統(tǒng)的數(shù)字信號(hào)處理模塊[23]中,信號(hào)的延時(shí)量是由采樣間隔來量化的,實(shí)際信號(hào)處理中,需要對(duì)小于采樣間隔的延時(shí)進(jìn)行高精度控制,因此要有一種可以將數(shù)字信號(hào)延時(shí)非整數(shù)倍采樣間隔的方法,并且可以做到較高的延時(shí)精度[24-25]。

基于數(shù)字時(shí)域內(nèi)插的方法本質(zhì)上是利用插值增加數(shù)據(jù)量。低采樣率下的小數(shù)倍的延時(shí),對(duì)數(shù)據(jù)在時(shí)域插值后經(jīng)過低通濾波將數(shù)據(jù)變?yōu)樗谕母卟蓸勇氏碌牟蓸有蛄?此時(shí)整數(shù)倍的延時(shí)處理即為低采樣率下的小數(shù)倍的延時(shí)。延時(shí)之后再抽取,恢復(fù)插值前的低采樣率。

圖3是數(shù)字內(nèi)插處理過程,序列起始采樣率為fs,采樣序列經(jīng)過M倍內(nèi)插、低通濾波、L點(diǎn)采樣延時(shí)及D倍抽取,此時(shí)采樣率為(M/D)fs。X(n)為原始信號(hào)，X(m)為M倍內(nèi)插的信號(hào)，Xf(m)為低通濾波后的信號(hào)，Xf(m-L)為延遲L個(gè)采樣點(diǎn)的信號(hào)，y(n)為D倍抽取的信號(hào)。當(dāng)內(nèi)插與抽取倍數(shù)一致時(shí),內(nèi)插前與抽取后序列的采樣率是一致的,可以實(shí)現(xiàn)延時(shí)量為L(zhǎng)/M,延時(shí)精度為1/M的精延時(shí)。

圖3 數(shù)字時(shí)域內(nèi)插處理
Fig.3 Digital time domain interpolation processing

直接型FIR濾波器的通常實(shí)現(xiàn)如圖4所示, 輸入的時(shí)域采樣數(shù)據(jù)與濾波器系數(shù)相乘并累加,得到濾波后的結(jié)果。

圖4 FIR濾波器的結(jié)構(gòu)Fig.4 General structure of the FIR filter

當(dāng)濾波階數(shù)固定時(shí),如長(zhǎng)度為N,FIR濾波輸出與輸入時(shí)間序列X(n)的關(guān)系可表示為有限卷積和的形式,如下式所示:

(4)

其中,h(i)為濾波器響應(yīng)函數(shù)；*表示卷積運(yùn)算,每一個(gè)輸出需要N次累加。

延時(shí)精度的準(zhǔn)確性可以通過相位的變化或移動(dòng)精度來衡量。對(duì)于頻率為f0的射頻信號(hào),其最小的相移σmin和采樣率fs關(guān)系如下所示:

(5)

當(dāng)系統(tǒng)采樣率一定時(shí),由式(5)可計(jì)算出為達(dá)到需要的相移精度所需要的增大后采樣率數(shù)值,提升的采樣率倍數(shù),即為插值倍數(shù)。假設(shè)信號(hào)頻率500 MHz、起始采樣率為2 GHz,其相移變化如圖5(a)所示。其次，為使相移精度達(dá)到某一個(gè)固定數(shù)值(如1°),在采樣率保持固定(如2 GHz)時(shí),不同頻率信號(hào)需內(nèi)插的倍數(shù)如圖5(b)所示。

圖5 信號(hào)頻率、插值倍數(shù)及相位變化的關(guān)系Fig.5 Relation of signal frequency, interpolation multiplier and phase change

理論上,為實(shí)現(xiàn)更小的時(shí)延精度,可以增大插值倍數(shù)。但問題在于濾波器階數(shù)是與插值倍數(shù)相關(guān)的,插值倍數(shù)越大,濾波需要的乘法器越多,濾波處理越慢且越復(fù)雜;其次,隨著采樣率M倍的提升,硬件實(shí)現(xiàn)時(shí)需要存儲(chǔ)器的內(nèi)存也需增大同樣倍數(shù),大量信號(hào)的讀取寫入導(dǎo)致無法實(shí)現(xiàn)信號(hào)的快速或?qū)崟r(shí)處理。

因此需要改進(jìn)方法,當(dāng)插值倍數(shù)較大時(shí),盡可能使運(yùn)算在低采樣率與數(shù)據(jù)量下完成,可以通過多相濾波算法將FIR濾波處理劃分成多相結(jié)構(gòu)來完成這一目標(biāo)[26-27]。

3 基于多相濾波的高精度延時(shí)設(shè)計(jì)

通過數(shù)字內(nèi)插實(shí)現(xiàn)延時(shí),利用插值增加數(shù)據(jù)量,做延時(shí)處理后還需抽取。其中,直接型FIR實(shí)現(xiàn)插值效率較低,這是因?yàn)樗ㄟ^的M個(gè)采樣中,有M-1個(gè)為零。經(jīng)過延時(shí)處理再抽取時(shí),將D個(gè)經(jīng)過濾波處理的數(shù)據(jù)中的D-1個(gè)值“丟棄”,同樣實(shí)現(xiàn)效率較低，這一問題可以通過多相插值濾波來解決。

3.1 多相插值濾波

將一組N個(gè)原型濾波器系數(shù)h0,h1,…,hN-1映射到M個(gè)多相子濾波器h0(n),h1(n),…,hM-1(n)中,每個(gè)子濾波器中的系數(shù)個(gè)數(shù)為N/M,映射關(guān)系如下所示:

hi(r)=h(i+Mr)

(6)

式中：i=0,1,…,M-1;r=0,1,…,N/M。

如圖6所示,采樣率fs下的采樣序列x(n),每一個(gè)輸入采樣并行送入M個(gè)多相子濾波器,同時(shí)得到M個(gè)濾波輸出,每個(gè)多相子濾波器輸出一個(gè)采樣送到濾波器輸出端口,輸出端口從第一個(gè)多相子濾波器開始依次選擇多相子濾波器的輸出。由于輸入采樣是同時(shí)并行送入每個(gè)多相子濾波器的,因此多相插值濾波器的輸出采樣y(n)的速率是輸入序列采樣速率的M倍,即為fs·M。

圖6 多相插值濾波器Fig.6 Polyphase interpolation filter

此時(shí),多相插值等效于數(shù)字內(nèi)插處理中的插值處理,增加數(shù)據(jù)量并且提高了采樣率。優(yōu)勢(shì)在于將高階下的濾波分解為多個(gè)低階下的濾波處理,降低運(yùn)算的復(fù)雜度。

3.2 多相抽取濾波

多相抽取是將一組N個(gè)原型濾波器系數(shù)h0,h1,…,hN-1映射到D個(gè)多相子濾波器中,每個(gè)子濾波器中的系數(shù)個(gè)數(shù)為N/D,映射關(guān)系同式(6)。如圖7所示,以fs為采樣率的序列x(n),多相子濾波器從第D-1個(gè)開始逐個(gè)以x(n)作為輸入,到第一個(gè)輸入后完成一輪循環(huán),即將D個(gè)采樣分別送入D個(gè)多相子濾波器后,得到輸出,輸出為D個(gè)多相子濾波器輸出之和,輸出采樣y(n)的速率是輸入序列采樣率的1/D,即為fs/D。

圖7 多相抽取濾波器Fig.7 Polyphase extraction filter

此時(shí)多相抽取是多相插值的逆過程,減少了數(shù)據(jù)量并且降低了采樣率。

因此,對(duì)數(shù)字時(shí)域內(nèi)插設(shè)計(jì)的改進(jìn)在于插值與抽取都通過多相來處理,多相插值后的數(shù)據(jù)進(jìn)行小數(shù)倍采樣間隔的延時(shí)處理。這樣在插值前與抽取后保證處在較低的采樣率,數(shù)據(jù)量也較少。

考慮到多相插值濾波時(shí),每個(gè)多相分量都是對(duì)低通濾波器原型的抽取,濾波系數(shù)分解后通過多路并行[28]的方式對(duì)原數(shù)據(jù)進(jìn)行并行濾波。從信號(hào)相位角度來說,多相實(shí)現(xiàn)時(shí),每個(gè)多相分量產(chǎn)生的是輸出信號(hào)的一個(gè)相位,而每一個(gè)相位是對(duì)相同信號(hào)在不同延時(shí)時(shí)間下的采樣。

進(jìn)一步簡(jiǎn)化處理過程,如圖8所示。

圖8 多相濾波處理方法Fig.8 Polyphase filtering processing method

通過選擇某一路的多相分量對(duì)輸入信號(hào)進(jìn)行濾波處理,即選擇了特定的延時(shí)時(shí)間,且此時(shí)的延時(shí)時(shí)間是小于采樣間隔的,通過選擇不同的多相子濾波器,能夠?qū)崿F(xiàn)時(shí)延大小的動(dòng)態(tài)調(diào)節(jié)。

3.3 基于多相濾波的數(shù)字延時(shí)算法

結(jié)合數(shù)字延時(shí)和多相濾波的思想,提出的數(shù)字延時(shí)算法如圖9所示,主體分兩部分,分別是數(shù)據(jù)及參數(shù)準(zhǔn)備模塊、數(shù)字延時(shí)模塊。在數(shù)字延時(shí)模塊進(jìn)行粗延時(shí)與細(xì)延時(shí)，延時(shí)量分解為粗延時(shí)量mt與細(xì)延時(shí)量nt,先通過數(shù)據(jù)緩存完成粗延時(shí),再根據(jù)nt的大小,通過對(duì)輸入采樣和多相抽取后的FIR濾波器系數(shù)卷積達(dá)到內(nèi)插效果,信號(hào)只需與多相子濾波器的抽頭卷積即可完成延時(shí),從而在降低運(yùn)算量的同時(shí)完成細(xì)延時(shí)。

圖9 多相濾波處理流程示意圖Fig.9 Polyphase filtering processing flow diagram

算法流程如下。

步驟 1根據(jù)系統(tǒng)采樣率對(duì)輸入信號(hào)進(jìn)行采樣并按時(shí)間序列存儲(chǔ)在數(shù)據(jù)存儲(chǔ)器中;

步驟 2根據(jù)濾波要求,如信號(hào)頻率等計(jì)算生成濾波器系數(shù)向量,按內(nèi)插倍數(shù)分解得到重新排序后的濾波器系數(shù)矩陣;

步驟 3根據(jù)目標(biāo)位置及速度計(jì)算總延時(shí)量,將時(shí)延量分為粗延時(shí)量mt和精延時(shí)量nt,其中mt對(duì)應(yīng)于總時(shí)延中所包含的整數(shù)個(gè)系統(tǒng)采樣周期(即數(shù)字延遲線采樣周期)的部分,nt對(duì)應(yīng)于總時(shí)延中不足一個(gè)采樣周期的部分;

步驟 4根據(jù)所需粗延時(shí)mt,用數(shù)字緩存的方式實(shí)現(xiàn),根據(jù)所需細(xì)延時(shí)nt,結(jié)合多相濾波對(duì)信號(hào)進(jìn)行延時(shí)處理;

步驟 5延時(shí)完成,將延時(shí)后的信號(hào)輸出。

3.4 基于多相濾波的FPGA實(shí)現(xiàn)

精延時(shí)的本質(zhì)是將數(shù)據(jù)在低采樣率下的小數(shù)倍時(shí)延等效為高采樣率下的整數(shù)倍延時(shí),如果直接以高采樣率進(jìn)行采樣,那么采樣率越高,實(shí)現(xiàn)的時(shí)延精度也就越高[29]。

如圖1所示,在FPGA中實(shí)現(xiàn)時(shí),隨著時(shí)鐘的運(yùn)行,目標(biāo)以速度v運(yùn)行之后會(huì)處于起始位置dA與結(jié)束位置dB之間的某一點(diǎn)d處,將目標(biāo)位置對(duì)應(yīng)的延時(shí)轉(zhuǎn)化為對(duì)應(yīng)的粗延時(shí)量mt與精延時(shí)量nt。將該過程轉(zhuǎn)化為FPGA可實(shí)現(xiàn)的算法如下:

(7)

(8)

式中：mod表示取余運(yùn)算;count用來計(jì)數(shù),其大小對(duì)應(yīng)的距離表示目標(biāo)處于兩點(diǎn)之間的某一位置。

FPGA中,時(shí)鐘運(yùn)行頻率大概是幾百兆赫茲左右,假設(shè)時(shí)鐘頻率為f1,以M倍的時(shí)鐘頻率來采樣,這要求插值后的速率達(dá)到M·f1,這可能已經(jīng)到2 GHz以上,但FPGA中不可能運(yùn)行這么高的時(shí)鐘,若采用基于多相的并行濾波器,只要將每路最多N/D個(gè)乘加器的時(shí)鐘速率運(yùn)行到頻率f1,便可等價(jià)于在M·f1下進(jìn)行濾波,從而滿足了系統(tǒng)所需要的濾波速度。

在FPGA設(shè)計(jì)實(shí)現(xiàn)時(shí),側(cè)重于數(shù)字延時(shí)算法中數(shù)字延時(shí)模塊的處理。將一次延時(shí)處理D個(gè)數(shù)據(jù)看作是整數(shù)倍采樣間隔延時(shí),則其中0到D-1個(gè)數(shù)據(jù)的處理則為小數(shù)倍采樣間隔的精延時(shí)。如取D=8,nt=3時(shí),此時(shí)可以實(shí)現(xiàn)3/8采樣間隔的精延時(shí)。在FPGA實(shí)現(xiàn)時(shí)對(duì)應(yīng)的邏輯處理如圖10所示。

圖10 精延時(shí)的處理邏輯Fig.10 Processing logic for fine delay

4 仿真與測(cè)試結(jié)果

4.1 多相延時(shí)算法仿真

Matlab仿真時(shí),設(shè)置輸入信號(hào)為500 MHz的正弦信號(hào),采樣率為2 GHz,濾波器設(shè)置采樣率為16 GHz,在8倍插值時(shí),插值與濾波的速率均可以達(dá)到16 GHz,濾波器的通帶設(shè)置為0～800 MHz。

輸入信號(hào)在2 GHz的采樣率下,時(shí)間周期為0.5 ns,相鄰采樣點(diǎn)對(duì)應(yīng)的相位變化為0.5π,在信號(hào)插值濾波后,時(shí)間周期為62.5 ps,采樣點(diǎn)之間對(duì)應(yīng)的相位變化為0.062 5π,所以相位變化2π對(duì)應(yīng)信號(hào)有32個(gè)整數(shù)倍采樣間隔的延時(shí)。如圖11所示,符合這一變化規(guī)律。插值后的時(shí)延精度可低至62.5 ps。故而,若使用更大的插值倍數(shù),實(shí)現(xiàn)的延時(shí)精度也就會(huì)越高。

圖11 不同延時(shí)點(diǎn)數(shù)下的相位變化Fig.11 Phase change under different delay points

表1 兩種濾波方法的資源占用

考慮到數(shù)據(jù)是在相同采樣率下采樣及輸出,故在設(shè)計(jì)中使M與D的值一致。多相濾波處理通過系數(shù)分解將高階濾波轉(zhuǎn)化為低階濾波處理,對(duì)于相同的乘加次數(shù),在加快濾波速度的優(yōu)勢(shì)下,會(huì)達(dá)到同樣的延時(shí)精度。當(dāng)多相濾波器實(shí)現(xiàn)時(shí)在插值倍數(shù)(或抽取倍數(shù))較大的情況下有很明顯的優(yōu)勢(shì),可以很大程度上提高系統(tǒng)的處理效率。

4.2 FPGA測(cè)試實(shí)例

對(duì)于細(xì)延時(shí)的測(cè)試,一般將輸入輸出的信號(hào)延時(shí)固定在某一個(gè)大小,以小數(shù)倍采樣間隔的大小逐漸改變此延時(shí)。比較輸入輸出波形的相位差便可以確定對(duì)應(yīng)的延時(shí)精度,對(duì)應(yīng)距離上的精度也可獲得,如62.5 ps的時(shí)延對(duì)應(yīng)了18.75 mm的距離。

由于實(shí)驗(yàn)條件的限制,現(xiàn)有FPGA運(yùn)行在245.76 MHz的時(shí)鐘頻率,具有實(shí)現(xiàn)并測(cè)試0.509 ns時(shí)延的能力。對(duì)該時(shí)鐘頻率下進(jìn)行8倍插值,等價(jià)于直接以1 966.08 MHz的頻率進(jìn)行數(shù)據(jù)采樣,頻率為500 MHz的信號(hào)作為測(cè)試輸入,此時(shí)1/8采樣點(diǎn)的時(shí)延精度對(duì)應(yīng)了時(shí)間上的0.509 ns的延時(shí)精度。

當(dāng)以精延時(shí)的步進(jìn)變化時(shí),即以1/8采樣點(diǎn)為步進(jìn)調(diào)整時(shí)延,對(duì)輸入輸出波形做快速傅里葉變換,比較兩個(gè)波形的相位,用示波器觀察到相位的變化均在90°左右(即為0.5π),具體的相位變化如表2所示,所以時(shí)延分辨率大概是正弦波周期的25%,因此此時(shí)的時(shí)延分辨率為0.509 ns。

表2 固定延時(shí)下的相位差變化

通過示波器觀測(cè)到的不同延時(shí)點(diǎn)的信號(hào)延時(shí)和相位比較結(jié)果如圖12所示。

圖12 示波器結(jié)果展示Fig.12 Display of oscilloscope results

對(duì)于可變延時(shí)來說,當(dāng)目標(biāo)以某一速度運(yùn)動(dòng)時(shí),會(huì)導(dǎo)致信號(hào)的載頻發(fā)生頻偏現(xiàn)象,所以對(duì)輸入信號(hào)與輸出信號(hào)做混頻,可以得到兩者的頻率差，其中一些測(cè)試如表3所示。

表3 可變延時(shí)下的頻率差變化

其中，以速度102 m/s為例,輸入輸出信號(hào)混頻得到的頻率差為340 Hz。對(duì)混頻后的數(shù)據(jù)分析,進(jìn)行快速傅里葉變換,其對(duì)應(yīng)頻譜如圖13所示。

圖13 輸入輸出信號(hào)之間的頻率差Fig.13 Frequency difference between input and output signals

如圖13所示有3個(gè)峰值,主要看第一峰值的頻率,第一峰值幅度相比第二峰值的幅度大10個(gè)dBm左右,且出現(xiàn)在頻率340 Hz處,與式(3)理論計(jì)算結(jié)果是一致的。

5 結(jié) 論

本文對(duì)延時(shí)模擬中的高精度延時(shí)設(shè)計(jì)進(jìn)行研究,將傳統(tǒng)的數(shù)字時(shí)域內(nèi)插技術(shù)結(jié)合多相濾波思想進(jìn)行改進(jìn),根據(jù)延時(shí)精度對(duì)FIR濾波系數(shù)向量通過多相分解,得到重新排序的系數(shù)矩陣。將高階濾波簡(jiǎn)化為低階濾波,加快了濾波處理速度,更快地實(shí)現(xiàn)延時(shí)處理。仿真結(jié)果驗(yàn)證了多相濾波對(duì)高精度延時(shí)設(shè)計(jì)的有效性。最后在時(shí)鐘頻率為245.76 MHz的FPGA硬件平臺(tái)實(shí)際測(cè)試出延時(shí)精度不高于0.509 ns,是時(shí)鐘周期的1/8。針對(duì)論文中的濾波參數(shù)與實(shí)現(xiàn)方法的選擇,若進(jìn)一步對(duì)其優(yōu)化,在加快濾波處理速度和節(jié)省硬件資源方面也有著重要的意義。