一種MASH1-1-1結(jié)構(gòu)∑-Δ調(diào)制器設(shè)計及應(yīng)用

潘林杰，王志剛，師奕兵

（電子科技大學(xué)自動化工程學(xué)院，四川 成都 611731）

1 引 言

隨著無線通信技術(shù)的迅速發(fā)展，作為核心技術(shù)之一的頻率合成技術(shù)，其性能和指標如捷變、低相噪、高頻率分辨率等，愈加成為研究的重點[1-2]。在傳統(tǒng)的整數(shù)頻率合成器中，輸出頻率是參考頻率的整數(shù)倍，頻率分辨率是它的參考頻率。要想提高頻率分辨率就得減小鎖相環(huán)的參考頻率，但是減小鎖相環(huán)的參考頻率會延長頻率轉(zhuǎn)換時間，因此整數(shù)頻率合成器的頻率分辨率和頻率轉(zhuǎn)換速度是矛盾的[3-4]。而在小數(shù)頻率合成器中，它通過切換多模分頻器的瞬時分頻比N和N+1來實現(xiàn)小數(shù)分頻，輸出頻率是參考頻率的分數(shù)倍，因此可以在高的參考頻率下得到高的頻率分辨率而不延長頻率的轉(zhuǎn)換時間。小數(shù)頻率合成器雖然解決了整數(shù)頻率合成器中頻率分辨率和頻率轉(zhuǎn)換時間的矛盾，但是它存在的另一個缺陷就是引進了尾數(shù)調(diào)制（或稱為量化噪聲）問題[5]。

抑制尾數(shù)調(diào)制的方法有兩種，一種是將瞬時相位誤差按照一定的轉(zhuǎn)化比例進行D/A變換，通過相加放大器來抵消鑒相器的誤差輸出，該技術(shù)稱為模擬相位內(nèi)插（API）技術(shù)。但是由于受到模擬器件水平的限制，內(nèi)插精度只能達到10-5，而且只有10-3可調(diào)范圍，對尾數(shù)調(diào)制的抑制大約70 dB左右[5]。另一種是采用基于MASH結(jié)構(gòu)的∑-Δ調(diào)制技術(shù)，它能將小數(shù)分頻產(chǎn)生的量化噪聲進行整型，將大部分的量化噪聲能量都被推到頻率高端，只有小部分噪聲能量還留在環(huán)路帶寬內(nèi)，這樣就可以利用鎖相環(huán)的模擬低通濾波器濾除小數(shù)分頻產(chǎn)生的大部分量化噪聲[6-8]。

2 小數(shù)分頻的尾數(shù)調(diào)制分析

小數(shù)分頻鎖相環(huán)的一般原理如圖1所示。圖中通過一個包括累加器的控制器，按一定規(guī)律周期性地更改分頻比N和N+1來實現(xiàn)小數(shù)分頻。設(shè)TN表示分頻比為N的時間，TN+1表示分頻比為N+1的時間，則有：

圖1 小數(shù)分頻鎖相環(huán)一般原理

式中：Fref——鎖相環(huán)的參考頻率；

N——分頻比的整數(shù)部分；

F——分頻比的小數(shù)部分。

圖1中，當鎖相環(huán)鎖定時，分頻器的分頻比不是固定的，而是在N或N+1之間變化。由于輸出頻率Fout=N.F·Fref，所以當分頻比為N時，鑒相器的輸入信號Fout/N相位比參考頻率Fref相位超前2π.F/N。隨著累加器的不斷累加，兩者的相位差不斷增加，直到累加器溢出后，分頻器的分頻比變?yōu)镹+1，這時兩者的相位差突然降到0，其結(jié)果是鑒相器輸出呈現(xiàn)階梯鋸齒波形，如圖2所示。

圖2 普通小數(shù)鎖相環(huán)鑒相器輸出

這樣一個波動的電壓信號加到VCO將會產(chǎn)生頻率調(diào)制，調(diào)制頻率fm=0.F·Fref，即小數(shù)分頻產(chǎn)生尾數(shù)調(diào)制。由于尾數(shù)調(diào)制的影響，輸出信號的頻率中除了載波Fout外還有大量Fout±nfm寄生分量，這將嚴重影響VCO輸出信號的質(zhì)量。

3 MASH1-1-1結(jié)構(gòu)Σ-Δ調(diào)制器分析

由上面的討論可知小數(shù)鎖相環(huán)輸出頻率中包含了大量的雜散和寄生分量，因此需要對小數(shù)分頻產(chǎn)生的尾數(shù)調(diào)制進行有效抑制。抑制尾數(shù)調(diào)制的方法有兩種，一種是模擬相位內(nèi)插(API)技術(shù)，另一種是采用基于MASH結(jié)構(gòu)的Σ-Δ調(diào)制技術(shù)。API技術(shù)由于受到模擬器件水平的限制，很少被應(yīng)用?；贛ASH結(jié)構(gòu)的Σ-Δ調(diào)制技術(shù)對小數(shù)分頻產(chǎn)生的量化噪聲進行整形，大部分量化噪聲都被推到高頻端，只有小部分留在環(huán)路帶寬內(nèi)，從本質(zhì)上抑制了小數(shù)頻率合成器的尾數(shù)調(diào)制問題。

該文采用的是基于MASH1-1-1結(jié)構(gòu)Σ-Δ調(diào)制器，其結(jié)構(gòu)如圖3所示，由三個一階一位量化器的Σ-Δ調(diào)制器組成。與其他結(jié)構(gòu)Σ-Δ調(diào)制器相比，其結(jié)構(gòu)更加簡單。要實現(xiàn)這個數(shù)字調(diào)制器，只需要3個加法器和3個鎖存器，每一個加法器的溢出是一位的0或者1，控制邏輯簡單。

圖3 MASH 1-1-1三階Σ-Δ調(diào)制器Z域圖

圖3中C1（Z），C2（Z），C3（Z）分別是各級調(diào)制器的累加器溢出信號，Eq1（Z），Eq2（Z），Eq3（Z）是各級的量化噪聲，Z是離散時域中的LaPlace變量，它們的關(guān)系式如下所示：

由式（1）可得MASH1-1-1三階Σ-Δ調(diào)制器噪聲傳遞函數(shù)：

式中：NTF（Z）——三階Σ-Δ調(diào)制器噪聲傳遞函數(shù)；E（Z）——量化噪聲（由于每級都是相同的一位量化器，它們的量化噪聲都是一樣的，用E（Z）來表示）。

由式（2）可得，MASH1-1-1三階Σ-Δ調(diào)制器噪聲傳遞函數(shù)NTF（Z）包含3個位于坐標原點的極點，3個位于單位圓上的零點，因此系統(tǒng)是穩(wěn)定的。

在DC～Fref頻帶內(nèi)，量化誤差Eq（Z）的方差為1/12，則它的功率譜密度Sq（Z）為1/（12Fref）[5]。設(shè)S′q（Z）表示經(jīng)過MASH1-1-1三階Σ-Δ調(diào)制器后的噪聲功率譜密度，則：

式（3）的頻域表達式為：

由式（4）可以看出，經(jīng)過MASH1-1-1三階Σ-Δ調(diào)制器后量化噪聲的功率譜密度是頻率f的單調(diào)遞增函數(shù)，噪聲的能量隨著頻率f的增加呈指數(shù)遞增。而當f/Fref很小時，S′q（f）是很小的，幾乎可以忽略。

圖4是經(jīng)過MASH1-1-1三階Σ-Δ調(diào)制器整形后的量化噪聲功率譜密度分布圖，可以明顯看出量化噪聲的能量大部分被推到高頻端，只有小部分留在環(huán)路帶寬內(nèi)。圖4中的歸一化頻率是相對于Fref。

圖4 整形后的量化噪聲功率譜密度分布圖

4 MASH1-1-1結(jié)構(gòu)三階Σ-Δ調(diào)制的電路實現(xiàn)

圖5即為上述MASH1-1-1三階Σ-Δ調(diào)制器在FPGA中的實現(xiàn)原理圖，24位累加器對應(yīng)（1-Z-1）-1，D觸發(fā)器對應(yīng)單位時延Z-1，數(shù)字加法器對應(yīng)求和運算。

圖5 MASH 1-1-1三階Σ-Δ調(diào)制器實現(xiàn)電路

在圖5電路中，第一級累加器的溢出方式與最簡單的小數(shù)分頻的溢出方式相同，在第一級累加器溢出的那一周期，分頻比變?yōu)镹+1。第一級累加器的余數(shù)輸出給第二級累加器進行數(shù)字積分，在溢出的那個周期，分頻比變?yōu)镹+1，延遲一個時鐘周期后分頻比變?yōu)镹-1。第二級累加器的余數(shù)輸出給第三級累加器進行數(shù)字積分，在溢出的那個周期，分頻比變?yōu)镹+1，延遲一個時鐘周期后分頻比變?yōu)镹-2，延遲兩個時鐘周期后分頻比變?yōu)镹+1。

在每個調(diào)制參考周期內(nèi)，分頻比Ndiv的變化范圍為N+4～N-3。分頻比經(jīng)過數(shù)字加法器修正后，最終輸出給可編程分頻器。例如N為7’h78（十進制為120），F(xiàn) 為 24’h330201（十進制為 3 342849），輸出的平均分頻比為120.199249339059，其中小數(shù)分頻比為：

5 結(jié)束語

利用Σ-Δ調(diào)制技術(shù)將小數(shù)分頻產(chǎn)生的噪聲能量推到高頻端，然后通過鎖相環(huán)的低通濾波器濾除是現(xiàn)代頻率合成器設(shè)計的一個發(fā)展方向?；贛ASH1-1-1結(jié)構(gòu)Σ-Δ調(diào)制器具有結(jié)構(gòu)簡單、實現(xiàn)方便、控制邏輯簡單的特點，可廣泛地應(yīng)用于A/D轉(zhuǎn)換器和頻率合成器。該文利用FPGA來實現(xiàn)Σ-Δ調(diào)制器，可以達到降低功耗、縮小PCB面積、節(jié)約成本、設(shè)計更加靈活方便的目的。

[1]Chen C Y，Ho J J，Liou W R，et al.A 5.2GHz CMOS fractional-n frequency synthesizer with a MASH deltasigma modulator[C]∥MWSCAS.2008：738-742.

[2] Miller B，Conley R J.A multiple modulator fractional divider[J].IEEE Instrumentation and Measurement，1991，40（3）：578-583.

[3]龔 薇，汪道輝.Σ-Δ技術(shù)在鎖相環(huán)頻率合成器中的應(yīng)用[J].微計算機信息，2006，22（102）：96-98.

[4]唐金元，王翠珍.鎖相環(huán)電路在數(shù)字電壓表噪聲抑制中的應(yīng)用[J].計量與測試技術(shù)，2008，35（5）：6-7，10.

[5] 劉祖深，王積勤.用Σ-Δ調(diào)制噪聲成形技術(shù)實現(xiàn)小數(shù)N頻率合成器的設(shè)計討論[J].電子測量與儀器學(xué)報，2003，17（4）：20-25.

[6] Kratyuk V，Hanumolu P K，Moon U K，et al.A low spur fractional-n frequency synthesizer architecture[C]∥ISCAS.2005（3）：2807-2810.

[7]Riley T A D，Copeland M A，Kwasniewski T A.Deltasigma modulation in fractional-n frequency synthesis[J].IEEE Journal of Solid-State Circuits，1993（28）：553-559.

[8]Wang H，Brennan P V，Jiang D.FPGA implementation ofsigma-delta modulatorsin fractional-n frequency synthesis[C]∥ISSCS.2007，1（13-14）：1-4.