用于時間延遲積分型圖像傳感器的流水采樣列級運放共享累加器*

2015-05-08 03:04:41姚素英聶凱明徐江濤

傳感技術學報 2015年3期

關鍵詞：累加器功耗流水

夏雨,姚素英,聶凱明,徐江濤

(天津大學電子信息工程學院,天津 300072)

用于時間延遲積分型圖像傳感器的流水采樣列級運放共享累加器*

夏雨,姚素英,聶凱明,徐江濤*

(天津大學電子信息工程學院,天津 300072)

提出了一種適用于TDI-CIS(時間延遲積分CMOS圖像傳感器)的模擬域流水采樣列級運放共享累加器結構。提出的這種模擬累加器結構應用流水采樣結構在不改變運放速率的前提下,將累加器的速率提升為傳統(tǒng)累加器的2倍;采用積分電容列運放共享技術將n級TDI-CIS所需的運放個數減少至采用傳統(tǒng)累加器所需個數的1/n。分析了流水采樣累加器結構的原理以及輸出噪聲。使用標準0.18 μm CMOS工藝進行了電路設計。仿真結果顯示,提出的模擬累加器結構功耗為0.29 mW,采樣率為2 Msample/s。結果表明流水采樣列級運放共享累加器結構在保持低電路面積和功耗的同時,可將TDI-CIS最大可達到的行頻增加一倍,更適于高速掃描的應用環(huán)境。

CMOS圖像傳感器;時間延遲積分;模擬累加器;流水采樣;運放共享

時間延遲積分(TDI)型圖像傳感器的工作過程主要是通過線陣圖像傳感器以掃描的方式拍攝,同時將圖像傳感器對移動物體中同一目標的多次曝光結果進行累加,等效延長光信號積分時間[1],大幅提高光能吸收,以獲得較高的信噪比(SNR)和靈敏度。其廣泛應用于高速低光照的拍攝環(huán)境[2]。CMOS技術因低功耗、低成本、高集成度等特點,在逐步取代CCD技術在TDI圖像傳感器中的應用[3]。國內外已經有一定數量CMOS TDI圖像傳感器方案面世,但均有一定程度的缺陷。美國Cypress公司在2006年提出了一種25級的采用模擬域累加器的CMOS TDI圖像傳感器[4]。但是在這種圖像傳感器中,每一級時間延遲積分均需要一個獨立的運放以及相應的累加電容,從而導致這種圖像傳感器需要很大的功耗和面積。臺灣國立清華大學在2012年提出了基于四管像素和相鄰像素信號傳輸方式的8級TDI-CIS[5]。但是,在這種結構中,相鄰像素之間共享兩個晶體管,從而增加了像素設計的難度。

在本課題組之前的工作中[6],為減小功耗和面積,提出了一種采用列級運放共享的模擬域累加器的32級CMOS TDI圖像傳感器。之后,為減少因運放共享產生的非累加狀態(tài)積分電容寄生效應對于累加結果的影響,提出了一種去耦合補償電容結構[7]。但是有限的運放速度和列級運放共享方案限制了圖像傳感器的行頻,從而限制了TDI圖像傳感器的掃描速度。為解決這一問題,本文提出了適用于TDI-CIS的模擬域流水采樣列運放共享累加器結構。相對于文獻[7]中的累加器,這種結構可以在不改變運放速度,且不增加電路面積的情況下,將TDI-CMOS圖像傳感器的讀出速率增大一倍,從而提升了TDI-CMOS圖像傳感器的最大掃描速度。

1 傳統(tǒng)模擬域累加器

(1)

為獲得更高的信噪比以提升TDI圖像的質量,需要盡可能的提升TDI電路的級數。對于TDI像素陣列信號的不同的曝光方式和讀出方案[8],每個像素信號的讀出周期不同。以一個渡越時間(圖像傳感器相對于被拍攝物移動一個像素距離的時間)為TL的n行m列TDI圖像像傳感器為例,對于不同的曝光方式[9]和讀出方案,其陣列中每個像素信號的最長可用的積分時間如表1所示。

表1 不同曝光方式下最長積分時間

同時,根據上文的討論可知,為減少電路面積和功耗,對于TDI像素陣列的讀出電路,通常采取運放共享技術。以n級累加器行滾筒曝光列級讀出方案為例,在保持TDI圖像傳感器的渡越時間不變的情況下,運放的工作頻率需要變?yōu)樵瓉淼膎倍。因此運放有限的工作頻率制約了TDI的設計級數的提升,也制約了圖像傳感器在更高速領域的應用。為了解決這一問題,提出了適用于TDI-CIS的模擬域流水采樣列運放共享累加器結構。

以一級TDI-CIS為例,傳統(tǒng)的累加器電路結構如圖1所示。其中,Vin表示像素輸出的電壓信號,Vout表示累加器輸出的累加完成電壓信號,Vref表示累加器中的參考電壓信號,CS為采樣電容,CH為積分電容,clk1、clk2為控制電路中開關的兩相不交疊時鐘,OPA表示電路中所使用的運算放大器。

圖1 傳統(tǒng)模擬域累加器電路結構

傳統(tǒng)的累加器時序如圖2所示,其中的Tnonoverlap表示兩相不交疊時間,Tclk表示clk1(clk2)的時鐘周期。

圖2 傳統(tǒng)累加器時序

圖2中符號①所示的狀態(tài)為傳統(tǒng)累加器結構的采樣態(tài):clk1為高電平,其所控制的開關閉合;clk2為低電平,其所控制的開關斷開。傳統(tǒng)累加器的采樣狀態(tài)電路結構如圖3所示。

圖3 傳統(tǒng)累加器采樣態(tài)

運放的正輸入端接入參考電壓,用Vin+表示運放正輸入端的電壓,則Vin+=Vref。

同時,根據運放的虛短路特性,用Vin-表示運放負輸入端的電壓,則有Vin-=Vin+=Vref。

存儲在采樣電容CS上的電荷QCS為

QCS=(Vin-Vin-)CS=(Vin-Vref)CS

(2)

此時運放輸出端的電壓Vout為

Vout=Vin-=Vref

(3)

圖2中符號②所示的狀態(tài)為傳統(tǒng)累加器結構的保持態(tài):clk1為低電平,其所控制的開關斷開;clk2為高電平,其所控制的開關閉合。傳統(tǒng)累加器的保持狀態(tài)電路結構如圖4所示。

圖4 傳統(tǒng)累加器保持態(tài)

(4)

(5)

上一次積分保持態(tài)時,存儲在積分電容CH上的電荷為QCH,累加器的輸出電壓為Vout,n-1,則

QCH=(Vout,n-1-Vin-)CH

(6)

由于運放輸入端沒有電荷通路,根據電荷守恒原理,有

(7)

根據式(2)、式(4)～式(7),可以得出

(8)

這就是傳統(tǒng)累加器的累加原理。每個時鐘周期Tclk內,傳統(tǒng)累加器完成一次積分過程。

2 流水采樣模擬域累加器

2.1 結構原理

流水采樣的累加器結構在傳統(tǒng)累加器的結構基礎上進行了改進,具體電路結構如圖5所示。其中,Vin1、Vin2表示累加次序相鄰的兩像素輸出的電壓信號,Vout表示累加器輸出的累加完成電壓信號,Vref表示累加器中的參考電壓信號,CS1、CS2為兩個交替工作的采樣電容,CH為積分電容,clk1、clk2為控制電路中開關的兩相不交疊時鐘,clk3為復位時鐘,OPA表示電路中所使用的運算放大器。

圖5 流水采樣累加器電路結構

流水采樣的累加器時序如圖6所示,其中的Tnonoverlap表示兩相不交疊時間,Tclk表示clk1(clk2)的時鐘周期。clk3僅在開始時為高電平以使積分電容CH復位,清空其中所帶的電荷。

圖6 流水采樣累加器時序

圖6中符號①所示的狀態(tài)為流水采樣的累加器結構的復位狀態(tài):clk1、clk2為低電平,其所控制的開關斷開;clk3為高電平,其所控制的開關閉合。流水采樣累加器結構的復位狀態(tài)電路結構如圖7所示。

圖7 流水采樣累加器結構的復位態(tài)

圖8 CS1采樣CS2保持狀態(tài)

運放的輸出端與運放的負輸入端短接,同時積分電容CH的兩端也短接在一起,積分電容CH中的電荷為QCH,1,則

QCH,1=0

(9)

圖6中符號②所示的狀態(tài)為流水采樣的累加器結構的CS1采樣CS2保持狀態(tài):clk2、clk3為低電平,其所控制的開關斷開;clk1為高電平,其所控制的開關閉合。流水采樣的累加器結構的CS1采樣CS2保持狀態(tài)電路結構如圖8所示。

采樣電容CS1中的電荷為QCS1,sample,則

QCS1,sample=(Vin1-Vref)CS1

(10)

積分電容CH中的電荷為QCH,n-1,累加器的輸出電壓為Vout,n-1;用Vin+表示運放正輸入端的電壓,用Vin-表示運放負輸入端的電壓,根據運放的虛短路特性則

QCH,n-1=(Vout,n-1-Vin-)CH=(Vout,n-1-Vin+)CH

=(Vout,n-1-Vref)CH

(11)

圖6中符號③所示的狀態(tài)為流水采樣的累加器結構的CS2采樣CS1保持狀態(tài):clk1、clk3為低電平,其所控制的開關斷開;clk2為高電平,其所控制的開關閉合。流水采樣的累加器結構的CS2采樣CS1保持狀態(tài)電路結構如圖9所示。

圖9 CS2采樣CS1保持狀態(tài)

采樣電容CS1中的電荷為QCS1,hold,用Vin+表示運放正輸入端的電壓,用Vin-表示運放負輸入端的電壓,根據運放的虛短路特性

QCS1,hold=(Vin+-Vin-)CS1=0

(12)

積分電容CH中的電荷為QCH,n,累加器的輸出電壓為Vout,n,則

QCH,n=(Vout,n-Vin-)CH=(Vout,n-Vref)CH

(13)

由于運放輸入端沒有電荷通路,根據電荷守恒原理,有

QCS1,sample+QCH,n-1=QCS1,hold+QCH,n

(14)

根據式(10)～式(14),可以得出

(15)

對于行滾筒曝光方式的圖像傳感器,一般采用四管有源像素[10-11],如圖10所示。

圖10 四管有源像素

當RST與Sel均為高,TX為低時,Vpixel為輸出的復位信號Vrst,當TX與Sel均為高,RST為低時,Vpixel為像素輸出的曝光信號Vsig。

將Vrst信號代替累加器參考信號Vref輸入累加器運放正輸入端,將Vsig信號代替累加器輸入信號Vin1(Vin2)輸入累加器,則式(15)可以寫為

(16)

式(16)展示了流水采樣累加器進行像素信號累加且同時進行像素曝光信號與像素復位信號相關雙采樣的原理。

由于采樣電容CS1與CS2交替工作,故每個時鐘周期內,流水采樣累加器可以完成兩次式(16)所示的累加過程。對于相同的運放工作頻率,即圖2和圖6中的Tclk相同,流水采樣累加器的累加頻率是傳統(tǒng)累加器的累加頻率的一倍。

將此流水采樣累加器結構應用于TDI-CIS。以行滾筒曝光方式的n級TDI-CIS為例,相應累加器電路結構如圖11所示。此結構不僅實現了積分電容(CH1到CHn)列運放共享,還實現了流水采樣(CS1與CS2輪流采樣)。流水采樣積分電容列運放共享累加器結構在減少電路面積和功耗的同時,提升了累加速度。

圖11 n級流水采樣列運放共享累加器電路結構

2.2 噪聲分析

本文提出的模擬域累加器電路中只含有MOS器件。MOS器件的本征噪聲主要包括熱噪聲和1/f噪聲。其中1/f噪聲相比較小,因此可以忽略。在開關電容電路中,信號的建立時間通常是由運算放大器的帶寬決定的,而并不由開關的導通電阻大小決定,因此開關電容電路的噪聲是由運算放大器決定的。對于一個經過噪聲優(yōu)化設計的運算放大器來說,其等效輸入噪聲的功率譜密度S(f),可以近似表示為[12]:

(17)

式中:k是波爾茲曼常數,T是熱力學溫度,gm是運算放大器輸入管的跨導。

(18)

式中:β是開關電容電路的反饋系數,CLtot是運算放大器的等效總負載電容。

由于流水采樣電路中兩個采樣電容交替工作,考慮噪聲影響時,其兩個工作狀態(tài)均可以等效為傳統(tǒng)累加器的保持態(tài)。本文中所有電容大小均相同,電容值大小用C代表。其采樣電容不接入運放,存儲在采樣電容中的噪聲為

(19)

根據式(18),可得流水采樣電容工作時,積分電容中采集到的噪聲為:

(20)

對于n級模擬域累加器其采集到的總熱噪聲大小為:

(21)

當只考慮熱噪聲情況下,對于四級模擬域累加器在2 V輸出擺幅下,模擬域累加器中電容選取1pF大小即可達到81.6dB的SNR,可滿足系統(tǒng)10位精度的要求。

2.3 功耗與面積分析

本文設計的流水采樣列運放共享累加器中使用單端輸出折疊式共源共柵運放。

設此運放所需功耗為POPA,所占面積為SOPA,積分電容CH面積為SCH,采樣電容面積為SCS,則用于行滾筒曝光n級TDI-CIS流水采樣列運放共享累加器所需的功耗P1約為:

P1=POPA

(22)

所需要的面積約為

S1=SOPA+nSCH+2SCS

(23)

傳統(tǒng)累加器所需的功耗P2約為

P2=nPOPA

(24)

由式(22)和式(24)可知,流水采樣列運放共享累加器所需要的功耗為傳統(tǒng)累加器所需功耗的1/n。

傳統(tǒng)累加器所需的面積S2約為

S2=nSOPA+nSCH+nSCS

(25)

由式(23)和式(25)可知,流水采樣累加器比傳統(tǒng)累加器節(jié)省了n個運放和(n-2)個采樣電容的面積。

3 仿真結果

本文使用標準0.18μmCMOS工藝進行了電路設計。仿真結果顯示,文中提出的四級流水采樣列運放共享模擬累加器結構功耗為0.29mW,相對于傳統(tǒng)累加器減少了0.87mW;其采樣率為2Msample/s,相對于傳統(tǒng)累加器采樣率1Msample/s,提升了一倍。

分別采用流水采樣累加器和傳統(tǒng)采樣累加器的一級TDI-CIS瞬態(tài)仿真結果如圖12所示。圖12中,Vout<0>表示流水采樣累加器的瞬態(tài)仿真結果;Vout<1>表示傳統(tǒng)累加器的瞬態(tài)仿真結果;clk1(clk2)的時鐘周期Tclk=2μ,clk1(clk2、clk3)脈寬為980ns,兩相不交疊時間Tnonoverlap=20ns。

圖12 一級流水采樣累加器和傳統(tǒng)采樣累加器的仿真結果對比

圖13 四級TDI-CIS流水采樣累加器和傳統(tǒng)采樣累加器的仿真結果對比

從圖12中可以看出,在相同的運放工作速度下,相較于傳統(tǒng)累加器,流水采樣累加器的累加速率提升了一倍。

分別采用流水采樣累加器和傳統(tǒng)采樣累加器的行滾筒曝光方式的四級TDI-CIS瞬態(tài)仿真結果如圖13所示。圖13中,Vout<0>表示四級積分電容列運放共享流水采樣累加器的瞬態(tài)仿真結果;Vout<1>表示四級積分電容列運放共享傳統(tǒng)累加器的瞬態(tài)仿真結果。

從圖13中可以看出,在相同的運放工作速度下,完成四級像素信號積分,流水采樣累加器所需要的時間Tintegration,1僅為傳統(tǒng)累加器所需時間Tintegration,2的一半。從而證明對于相同曝光方式、相同讀出方案和級數,采用流水采樣累加器的TDI-CIS最大可達到的行頻相較于采用傳統(tǒng)累加器的TDI-CIS最大可達到的行頻增加了一倍,進而使得TDI-CIS最高掃描速度提升了一倍。

對于圖11所示的電路引入隨機噪聲,仿真結果如圖14所示。圖14顯示了與理想情況相比,引入的隨機噪聲導致了累加效果及信噪比的下降,且隨著累加級數的上升,下降的情況愈明顯。

圖14 四級TDI-CIS流水采樣累加器理想情況與引入噪聲的仿真結果對比

對于圖11所示的電路進行工藝偏差和失配的蒙特卡洛仿真,仿真400次,得到等效累加效果與概率的關系,如圖15所示。其中不同級數等效累加效果表示累加器不同級數下的蒙特卡洛仿真值與理想值之比。概率表示分布在相應區(qū)間上的仿真結果個數與總的仿真次數400之比。從圖15可得,隨著累加級數的增加,流水采樣列運放共享累加電路對于工藝偏差及失配的容忍度提高。

圖15 四級TDI-CIS流水采樣累加器蒙特卡洛分布

4 結論

本文提出了一種適用于TDI-CIS的流水采樣列運放共享累加器結構。理論分析與仿真結果表明,采取運放共享技術減少了電路面積和功耗;采用流水采樣結構解決了運放有限的工作頻率制約累加速率的問題。通過仿真結果驗證了,采用積分電容列運放共享將n級TDI-CIS所需的運放個數減少至采用傳統(tǒng)累加器所需個數的1/n;采用流水采樣累加器結構的TDI-CIS的讀出速度比傳統(tǒng)模擬域累加器的讀出速度提高了一倍,從而使得采用相同曝光方式和讀出方案的TDI-CIS最大可達到的行頻增加了一倍。結果表明本結構可以提升TDI-CIS最高掃描速度或提升TDI的設計級數,適用于高速拍攝的環(huán)境。

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A Pipelined Sampling Accumulator with Opamp Sharing Technique Fit for CMOS TDI Image Sensor*

XIAYu,YAOSuying,NIEKaiming,XUJiangtao*

(School of Electronic Information Engineering,Tianjin University,Tianjin 300072,China)

A novel pipelined sampling accumulator structure with opamp sharing technique is presented,which is fit for CMOS TDI(time-delay-integration)image sensor. The sampling speed of the analog accumulator can be doubled with only 1 opamp instead of n opamps for ann-stage accumulator. This structure decreases chip area and power dissipation and increases accumulating speed as well. This paper illustrates the topology of the proposed structure and analyzes the output noise. The proposed circuit is designed in a 0.18 μm CMOS process. Simulation results show that the power dissipation of the proposed circuit is 0.29 mW under 3.3 V voltage supply,and the sampling rate of the accumulator is 2 Msample/s. It proves that the proposed accumulator structure is suitable to the application at high scanning speed.

CMOS image sensor;TDI;analog accumulator;pipelined sampling;opamp sharing