(中國西南電子技術(shù)研究所，成都 610036)

1 引 言

船舶自動(dòng)識(shí)別系統(tǒng)(AIS)是由國際海事組織(IMO)、國際助航設(shè)備和航標(biāo)協(xié)會(huì)(IALA)以及國際電信聯(lián)盟(ITU-R)共同提出的技術(shù)標(biāo)準(zhǔn)，可用于船舶避碰、水上智能交通管理及海域監(jiān)視等領(lǐng)域。AIS設(shè)備主要有Class A、Class B船載應(yīng)答機(jī)和AIS基站、航標(biāo)燈等。目前，AIS設(shè)備在歐美國家已廣泛使用，我國及東南亞地區(qū)正處于推廣安裝階段。

AIS收發(fā)信機(jī)是AIS硬件設(shè)備的主要組成部分，由工作于海事VHF頻段的一路TDMA發(fā)射機(jī)、兩路TDMA接收機(jī)組成，它的實(shí)現(xiàn)是AIS物理層的關(guān)鍵技術(shù)之一。目前，市場上銷售的AIS設(shè)備中，該收發(fā)信機(jī)終端部分的功能由專用芯片(如英國CML公司的CMX910和CMX589等)在零中頻實(shí)現(xiàn)，它與射頻部分之間為基帶接口。這樣的設(shè)備結(jié)構(gòu)形式不利于設(shè)備的功能擴(kuò)展及改進(jìn)，不利于終端模塊的單獨(dú)測試。另外，由于海事AIS屬于專業(yè)市場，市場容量相對(duì)有限，對(duì)AIS專用芯片的市場需求量不大，因此CML公司已逐漸減少CMX910等芯片的生產(chǎn)，這使得有必要研制該類芯片的替代品。隨著軟件無線電理論的發(fā)展成熟和高性能A/D、D/A器件及FPGA價(jià)格的大幅降低，該收發(fā)信機(jī)的中頻數(shù)字化低成本實(shí)現(xiàn)成為可能。

根據(jù)AIS的物理層協(xié)議，本文首先分析了AIS中頻收發(fā)信機(jī)的信號(hào)處理原理，然后論述了基于FPGA的AIS中頻收發(fā)信機(jī)的硬件組成、軟件流程和具體實(shí)施方案，以實(shí)現(xiàn)一路TDMA突發(fā)中頻信號(hào)的發(fā)射和兩路TDMA突發(fā)中頻信號(hào)的并行接收。

2 相關(guān)理論分析

2.1 AIS物理層結(jié)構(gòu)

AIS是以自組織時(shí)分多址(SOTDMA)協(xié)議為核心技術(shù)的TDMA通信系統(tǒng)，工作于半雙工方式。AIS使用的物理信道為海事VHF87(161.975 MHz)、88頻道(162.025 MHz)，該信道在時(shí)間上被劃分成固定長度的時(shí)隙(SLOT)，一分鐘為一幀(FRAME)，一幀包含2 250個(gè)時(shí)隙，每個(gè)時(shí)隙長26.67 ms，時(shí)隙的劃分是以GPS的秒脈沖為基準(zhǔn)的。本地組網(wǎng)的各AIS設(shè)備在SOTDMA協(xié)議所預(yù)約的時(shí)隙內(nèi)，交替使用海事VHF87、88頻道發(fā)射自己的信息包(Packet)，而在其余時(shí)隙則在這兩個(gè)頻道上同時(shí)靜默接收其它船舶發(fā)送的信息包[1]。

AIS中頻收發(fā)信機(jī)使用BbTS=0.3或0.5的GMSK調(diào)制方式，數(shù)據(jù)編碼方式為不歸零倒置(NRZI)碼，碼速率為9.6 kbit/s，而且工作于突發(fā)模式；AIS有效數(shù)據(jù)按HDLC協(xié)議組包，一個(gè)發(fā)射時(shí)隙內(nèi)的AIS信息包最多含248 bit，其組成如圖1所示。

訓(xùn)練序列24 bit起始標(biāo)志8 bitAIS有效數(shù)據(jù)168 bit幀校驗(yàn)序列16 bit終止標(biāo)志8 bit緩沖24 bit

訓(xùn)練序列為24 bit的01交替序列；起始、結(jié)束標(biāo)志為8 bit的01111110；幀校驗(yàn)序列(FCS)使用CRC-CCITT-16格式，其生成多項(xiàng)式為x16+x12+x5+1=0x8408。

2.2 GMSK信號(hào)分析

2.2.1GMSK信號(hào)的數(shù)學(xué)描述

假設(shè)原始的輸入基帶數(shù)據(jù)流{dk}為雙極性(+1或-1)的二進(jìn)制NRZ信號(hào)，傳輸速率為fs=1/Ts，Ts為符號(hào)周期。經(jīng)差分編碼并取反后，得到待發(fā)送的基帶數(shù)據(jù)流{ak}。

GMSK調(diào)制所用高斯低通濾波器的傳輸函數(shù)為

H(f)=exp(-α2f2)

(1)

式中，α是與濾波器3 dB帶寬Bb有關(guān)的一個(gè)系數(shù)，α=(ln2/2)1/2/Bb。H(f)對(duì)應(yīng)的沖激響應(yīng)為

(2)

a(t)經(jīng)過預(yù)調(diào)制高斯濾波器賦形后，得到：

(3)

式中,g(t)為高斯低通濾波器的矩形脈沖響應(yīng)。當(dāng)BbTs=0.3、0.5時(shí)，g(t)波形能量主要集中在±2.5Ts的范圍內(nèi)[2]，故可將g(t)截?cái)酁?Ts寬度。

GMSK信號(hào)是用頻率來傳遞信息的2FSK信號(hào)的特例[3]，可表示為

S(t)=cos[ωCt+φ(t)]

(4)

式中，kTS≤t<(k+1)TS；ωC=2πfC，fC是載波頻率；φ(t)為瞬時(shí)相位，

(5)

由式(5)可知，高斯濾波賦形后的相位積分使得GMSK信號(hào)具有連續(xù)平滑的相位軌跡，從而改善了其頻譜特性，降低了帶外輻射。但由于高斯低通濾波器的沖激響應(yīng)h(t)在時(shí)域上是無限擴(kuò)展的，雙極性碼元序列{ak}通過高斯低通濾波器后產(chǎn)生拖尾現(xiàn)象，相鄰脈沖之間有重迭，導(dǎo)致g(t)在時(shí)域上也是無限擴(kuò)展的，因此GMSK信號(hào)中存在由于高斯低通濾波引入的碼間串?dāng)_[4]。

為了實(shí)現(xiàn)中頻數(shù)字化的調(diào)制、差分解調(diào)(DPD)，需要把文中所述的各公式轉(zhuǎn)化為離散形式。在此過程中，除按采樣定理完成各信號(hào)的離散化之外，還要把公式中的積分轉(zhuǎn)化為合適的數(shù)值積分。

2.2.2GMSK調(diào)制及上變頻

按式(5)計(jì)算得到φ(t)后，令SI(t)=cosφ(t)，SQ(t)=sinφ(t)，再按式(6)計(jì)算，可得到發(fā)GMSK中頻信號(hào)為

S(t)=SI(t)cos(ωCt)-SQ(t)sin(ωCt)

(6)

2.2.3下變頻

經(jīng)過存在視距傳播途徑的VHF無線信道傳輸后，接收機(jī)前端輸出的GMSK中頻信號(hào)可表示為

R(t)=cos[(ωc+Δω)×t+φ′(t)]+n(t)=

(7)

式中，Δω為由于多普勒頻移、收發(fā)端載頻的固有頻差和相位噪聲等原因?qū)е碌氖瞻l(fā)端載頻頻差；φ′(t)為收GMSK中頻信號(hào)的瞬時(shí)相位；n(t)為帶限后的高斯白噪聲。

多普勒頻移是收發(fā)端載頻頻差Δω的主要組成部分。由于海事船舶、基站之間的相對(duì)移動(dòng)而產(chǎn)生的最大多普勒頻移Δf可表示為

(8)

式中，v為相對(duì)移動(dòng)速度，C為真空中的光速，f為工作載頻。在海事應(yīng)用中，當(dāng)v=120 km/h、f=162 MHz時(shí)，Δf<200 Hz。

2.2.42bit差分解調(diào)

2 bit DPD的性能比1 bit的好[5]。令相隔兩個(gè)符號(hào)周期的收GMSK中頻信號(hào)瞬時(shí)相位變化量為Δφ′(t)，且判決分量

(9)

Δ經(jīng)過低通濾波后可得到d′(t)，而且：

d′(t)=cos[Δφ′(t)]=cos[φ′(t)-φ′(t-2Ts)]

(10)

當(dāng)位同步鐘恢復(fù)后，在t=kTS時(shí)刻，

(11)

式中，πG/2為碼間串?dāng)_[2]。當(dāng)BbTS=0.3、0.5時(shí)，πG/2≤π/8，式(11)可簡化為

(12)

3 設(shè)計(jì)實(shí)現(xiàn)

3.1 硬件設(shè)計(jì)

整機(jī)經(jīng)指標(biāo)論證和低成本設(shè)計(jì)的考慮，確定發(fā)中頻信號(hào)的載頻為48 MHz、收中頻信號(hào)的載頻為38.4 MHz。根據(jù)帶通采樣定理，可確定收中頻信號(hào)的采樣率；為保證GMSK基帶賦形時(shí)的波形準(zhǔn)確度和位同步鐘的提取精度，可將基帶信號(hào)的采樣率定為符號(hào)速率的20～32倍。上述采樣率的選取，對(duì)數(shù)字信號(hào)處理器件的高速運(yùn)算性能提出了一定的要求。

AIS中頻發(fā)信機(jī)主要由FPGA和AD9767、U2793B組成，后兩者組成正交調(diào)制電路。而AIS中頻收信機(jī)主要由FPGA和AD9244組成，其中FPGA完成主要的信號(hào)處理功能。與DSP或ARM相比，F(xiàn)PGA更適合于并行的定點(diǎn)算法實(shí)現(xiàn)。本設(shè)計(jì)中的FPGA選用Xilinx公司專用于低成本信號(hào)處理的XC3S-3400A，可穩(wěn)定工作在250 MHz時(shí)鐘下，完全能夠滿足本設(shè)計(jì)的要求。

根據(jù)收中頻信號(hào)的動(dòng)態(tài)范圍(-10±15 dBm) 和采樣率,選擇14位、最大工作速率為65 MSPS的AD9244為 A/D變換器。

為減小I、Q通道的幅度和相位不一致性，選用雙通道的AD9767。AD9767為14位、最大工作速率為125 MSPS的TxDAC+類型的D/A變換器，它將數(shù)字形式的基帶I、Q信號(hào)轉(zhuǎn)變?yōu)槟M形式，送給U2793B進(jìn)行正交調(diào)制，U2793B的本振工作范圍為30～300 MHz。

3.2 AIS中頻發(fā)信機(jī)

3.2.1實(shí)現(xiàn)方案

送入AIS中頻發(fā)信機(jī)的基帶數(shù)據(jù)，在SOTDMA協(xié)議預(yù)約的時(shí)隙內(nèi)，形成突發(fā)GMSK中頻信號(hào)。該發(fā)信機(jī)的實(shí)現(xiàn)結(jié)構(gòu)如圖2所示，其中虛線框內(nèi)的部分在FPGA中實(shí)現(xiàn)。

圖2 AIS中頻發(fā)信機(jī)的實(shí)現(xiàn)結(jié)構(gòu)

產(chǎn)生GMSK中頻信號(hào)的關(guān)鍵點(diǎn)之一，在于高斯低通濾波器的實(shí)現(xiàn)。在本設(shè)計(jì)中，BbTS的取值為0.3或0.5，高斯低通濾波器使用FIR逼近的方式實(shí)現(xiàn)。

圖2中的FM基帶調(diào)制由DDS調(diào)制器實(shí)現(xiàn)，它將高斯賦形濾波器的輸出作為自己的頻率控制字進(jìn)行相位累加，生成瞬時(shí)相位φ(t)。

3.2.2軟件流程

突發(fā)GMSK信號(hào)的發(fā)射流程如圖3所示。整個(gè)發(fā)射過程可以分成3個(gè)部分：開始時(shí)，待發(fā)送的基帶數(shù)據(jù)經(jīng)數(shù)據(jù)分段、差分編碼和HDLC組包后，形成一個(gè)突發(fā)數(shù)據(jù)包，然后進(jìn)入循環(huán)等待狀態(tài)；當(dāng)預(yù)約的發(fā)射時(shí)隙到來時(shí)，讓該突發(fā)數(shù)據(jù)包通過高斯賦形濾波、DDS調(diào)制后形成瞬時(shí)相位φ(t)；最后，根據(jù)φ(t)查sin表，得到GMSK基帶信號(hào)的同相、正交分量，并經(jīng)多級(jí)內(nèi)插及濾波后，以數(shù)字的方式并行輸出。上述的整個(gè)過程由FPGA程序來處理。

圖3 突發(fā)GMSK信號(hào)的發(fā)射流程

3.3 AIS中頻收信機(jī)

3.3.1實(shí)現(xiàn)方案

AIS中頻收信機(jī)中有兩路并行的接收通道。接收的GMSK中頻信號(hào)經(jīng)帶通采樣后，送往FPGA進(jìn)行前導(dǎo)字檢測、數(shù)字解調(diào)等處理，其中一路接收通道的實(shí)現(xiàn)結(jié)構(gòu)如圖4所示。

圖4 AIS中頻收信機(jī)的實(shí)現(xiàn)結(jié)構(gòu)

在按式(10)計(jì)算得到的d′(t)中，含有位同步鐘的頻率分量，可用經(jīng)典的早-遲門積分環(huán)提取[7]，其環(huán)路結(jié)構(gòu)如圖5所示。

圖5 早-遲門位同步環(huán)

為保證所提取的位同步鐘的精度，并考慮到環(huán)路的鎖定時(shí)間應(yīng)小于訓(xùn)練序列中8 bit的持續(xù)時(shí)間，d′(t)的采樣率可取為符號(hào)速率的20倍左右。

在突發(fā)GMSK信號(hào)的接收過程中，需要確定AIS信息包的起始位置(即前導(dǎo)字的位置)，以便從中提取有效的AIS數(shù)據(jù)。將差分解調(diào)后的信號(hào)d′(t)與本地的同步序列進(jìn)行相關(guān)，根據(jù)相關(guān)峰的位置，可確定AIS信息包的起始位置。如果本地的同步序列僅由訓(xùn)練序列構(gòu)成，則相關(guān)峰中存在凹點(diǎn)，影響相關(guān)峰的位置判決；而將訓(xùn)練序列加上起始標(biāo)志作為本地的同步序列參與相關(guān)運(yùn)算，可得到無凹點(diǎn)的相關(guān)峰。

3.3.2軟件流程

突發(fā)GMSK信號(hào)的接收流程如圖6所示。整個(gè)接收過程可以分成3部分：開始時(shí)，接收機(jī)處于信號(hào)偵收狀態(tài)，通過相關(guān)計(jì)算檢測是否有突發(fā)GMSK信號(hào)到達(dá)；當(dāng)檢測到突發(fā)GMSK信號(hào)并且相關(guān)峰超過門限值時(shí)，啟動(dòng)位同步提取、差分解調(diào)程序，同時(shí)記錄此時(shí)的時(shí)隙標(biāo)簽號(hào)；然后對(duì)解調(diào)得到的數(shù)據(jù)進(jìn)行CRC校驗(yàn)，如果結(jié)果正確則進(jìn)行HDLC解包并加時(shí)隙標(biāo)簽后輸出，反之則丟棄該數(shù)據(jù)包。上述的整個(gè)過程也由FPGA程序來處理。

圖6 突發(fā)GMSK信號(hào)的接收流程

4 實(shí)驗(yàn)與分析

研制出的AIS中頻收發(fā)信機(jī)如圖7所示。用RS公司的FS-IQ7信號(hào)分析儀測試，該AIS中頻發(fā)信機(jī)輸出中頻信號(hào)的眼圖如圖8所示，所得測試指標(biāo)符合要求[1]，其中EVM≤3.5%。如果將正交調(diào)制器集成在FPGA內(nèi),可改善至EVM≤2.5%,但“多級(jí)內(nèi)插及濾波”環(huán)節(jié)將耗用較多的FPGA內(nèi)部資源。因此從成本考慮，采用了外部的正交調(diào)制器。

用Agilent公司的E4433B信號(hào)發(fā)生器和誤碼率測試儀AV5237進(jìn)行測試，AIS中頻收信機(jī)在規(guī)定的信噪比、信號(hào)幅度及頻偏(±1 kHz)的情況下，可達(dá)到小于等于10-4的誤碼率指標(biāo)。

圖7 AIS中頻收發(fā)信機(jī)實(shí)物

圖8 輸出中頻信號(hào)的眼圖

5 結(jié) 論

利用本文所介紹的方法研制了AIS中頻收發(fā)信機(jī)，與以往的AIS設(shè)備相比，實(shí)現(xiàn)了符合AIS物理層協(xié)議的突發(fā)GMSK信號(hào)的中頻數(shù)字化調(diào)制解調(diào)。實(shí)驗(yàn)結(jié)果證明，該中頻收發(fā)信機(jī)的各項(xiàng)技術(shù)指標(biāo)符合AIS物理層的要求，已成功應(yīng)用于話數(shù)同傳的AIS話數(shù)端機(jī)中。另外，在增加頻偏校正環(huán)節(jié)后，本文對(duì)設(shè)計(jì)大多普勒頻移的相關(guān)中頻數(shù)字化設(shè)備具有一定的指導(dǎo)和參考意義。

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