張 玲，劉艷萍，李妹苓，徐 莉

（河北工學(xué)大學(xué) 信息工程學(xué)院，天津 300401）

QPSK數(shù)字調(diào)制技術(shù)，具有頻譜利用率高、頻譜特性好、抗干擾性能強、傳輸速率快等突出特點，目前已經(jīng)廣泛應(yīng)用于無線通信中。由于QPSK是一種恒包絡(luò)調(diào)制，其信號的平均功率是恒定的，因此不受幅度衰減的影響，幅度上的失真不會使QPSK產(chǎn)生誤碼，它的這一特性使得QPSK成為衛(wèi)星數(shù)字電視（DVB-S）廣播調(diào)制標(biāo)準(zhǔn)所采用的調(diào)制方式[1]。

近年來，數(shù)字信號處理（DSP）技術(shù)的發(fā)展十分迅速，許多從前必須使用硬件電路實現(xiàn)的信號處理過程，現(xiàn)在已經(jīng)逐漸由軟件實現(xiàn)的DSP算法所取代，而且功能更強大，性能更可靠，接口更通用，互連更靈活。DSP技術(shù)已經(jīng)滲透到數(shù)字通信領(lǐng)域的各個環(huán)節(jié)，如編碼譯碼、數(shù)字濾波、調(diào)制解調(diào)、時鐘同步、載波同步等。事實表明，DSP技術(shù)在通信和計算機應(yīng)用領(lǐng)域起著越來越重要的作用?？梢娙绻麑烧呦嘟Y(jié)合，利用DSP強大的數(shù)字信號處理功能可以更高效地實現(xiàn)QPSK的調(diào)制解調(diào)[2]。

1 調(diào)制解調(diào)器的關(guān)鍵技術(shù)

在數(shù)字通信系統(tǒng)中，定時同步是一個非常重要的問題。通信系統(tǒng)能否有效可靠地工作，很大程度上依賴于同步技術(shù)的優(yōu)劣。最大平均功率定時算法是一種直接從時域提取定時誤差信息的較新算法，對接收信號采樣序列作平方變換之后，不需要采用濾波器提取時鐘，只用最簡單的算術(shù)運算就可以得到時延的判決測度—平均功率。計算量小，電路簡單，能適應(yīng)很高的數(shù)據(jù)傳輸率[3]。

數(shù)字調(diào)制技術(shù)的等效低通發(fā)射信號為

其中T為符號周期，{an}代表離散的信息（復(fù)值）符號序列，gt（t）為成形脈沖，其帶限頻率響應(yīng)為 Gt（f），且當(dāng)|f|>W 時，滿足Gt（f）=O。 假設(shè)信道對信號引入一個幅度衰減因子 ρ（t），一個相位偏移 θ（t）和一個信道時延 ε（t）T，則接收到的 QPSK信號等效低通信號為：

其中T為已知的符號周期，n（t）是高斯白噪聲，其單邊功率譜密度為n0，定時提取就是估計出ε（t）的值。因為在實際系統(tǒng)中，通常采用AGC電路可以使得衰減因子ρ（t）得以補償或保持某個恒定值ρ，ε（t）隨時間的變化相對于符號速率是非常緩慢的，可以將接收到的信號作分段統(tǒng)計處理，對每一段（如觀察長度為L個符號）而言，ε（t）可以視為常量 ε。這樣定時恢復(fù)的問題就歸結(jié)為逐段估計定時常量ε并逐段更新的問題。

設(shè)接收濾波器脈沖響應(yīng)為gr（t），則接收信號經(jīng)濾波后成為：

經(jīng)采樣后得：

對L個符號N個樣點中的第k個樣點構(gòu)成k時刻的采樣信號序列，先平方，再計算該平方序列的平均值。定義第k時刻的采樣信號序列的平均功率為：

{an}可以認(rèn)為是均值為0的元素間相互獨立的平穩(wěn)序列，則接收的信號可以認(rèn)為是一個零均值的周期平穩(wěn)過程，其平均功率為=。（t）是接收濾波器對加性高斯白噪聲 n（t）的響應(yīng)，也是一個高斯噪聲，均值為零，采用平方根升余弦濾波器，t）的平均功率為δ2。因為符號與噪聲相互獨立，且噪聲均值為0，所以式（5）中交叉項為O。當(dāng)觀察區(qū)間L足夠長時，可在L個符號內(nèi)計算平均功率分布，結(jié)果為：

式（6）說明功率與載波相位無關(guān)。如果接收濾波器采用匹配濾波器，總的脈沖響應(yīng)滿足Nyquist第一準(zhǔn)則，采樣點不失真，即

所以最佳采樣時刻就是 g（T）=g（nT）的時刻，有 kopt=εN，于是時延估計與最佳采樣時刻估計的關(guān)系可以寫為：

用不同的采樣時刻k帶入（6）式計算對應(yīng)不同采樣序列的平均功率，從所有的N種采樣時刻的平均功率中，選擇最大的平均功率對應(yīng)的采樣時刻作為最佳采樣時刻，這就是文中所討論的最大平均功率定時同步算法[4-5]。

2 系統(tǒng)硬件設(shè)計

系統(tǒng)硬件設(shè)計主要用到兩個芯片，一個是DSP芯片TMS320C5409，該芯片采用改進(jìn)的哈佛結(jié)構(gòu)，具有高度并行性的算術(shù)邏輯單元ALU、專用硬件邏輯、片內(nèi)存儲器、片內(nèi)外設(shè)和高度專業(yè)化的指令集，使芯片速度更高，操作更靈活，該芯片有功耗小、成本低等特點，被廣泛應(yīng)用于移動通信、軟件無線電等領(lǐng)域。另一個是A/D D/A芯片TLC320AD50C芯片，該芯片使用過采樣的Σ-Δ技術(shù)，提供從數(shù)字至模擬（D/A）和模擬至數(shù)字（A/D）的高分辨率低速信號轉(zhuǎn)換。AD50是TI公司生產(chǎn)的一個16位、音頻范圍（采樣頻率為2～22.05 kHz）、內(nèi)含抗混疊濾波器和重構(gòu)濾波器的模擬接口芯片，它有一個能與許多DSP芯片相連的同步串行通信接口。

系統(tǒng)的硬件原理圖如圖1所示，本方案中，調(diào)制解調(diào)器硬件以TMS320C5409DSP為核心，包括A/D轉(zhuǎn)換、D/A轉(zhuǎn)換，存儲器模塊等[6-7]。

圖1 系統(tǒng)硬件原理圖Fig.1 System hardware diagram

TMS320C5409與TLC320AD50C的硬件連接電路圖如圖2所示，圖中AD50的時鐘信號由C5409的定時器0的輸出提供，時鐘頻率可以通過修改定時器0的設(shè)置而改變。AD50的FC引腳連接到C5409的XF（通用I/O引腳），用于控制第二次串行通信。AD50的DIN（數(shù)據(jù)輸入引腳）和DOUT（數(shù)據(jù)輸出引腳）分別接C5409緩沖串口的DX0和DR0引腳。AD50的SCLK（移位時鐘輸出）連接C5409的CLKR0（緩沖串口0的接收時鐘引腳），幀同步信號FS連接C5409緩沖串口0的 FRX0。

C5409與FLASH的硬件連接電路圖如圖3所示，閃速存儲器SST29LE010連接到C5409作為其外部程序存儲器，供DSP上電時在BOOTLOAD中使用。其地址和數(shù)據(jù)總線連接到C5409外部總線，CE直接接地，使FLASH一直處于選通狀態(tài)。C5409的引腳D8用于控制FLASH的寫使能，當(dāng)引腳D8為低電平時，可對FLASH編程和擦除；為防止誤寫，WE一般被設(shè)置為高電平。而與C5409的DS相連的OE，只有設(shè)置為低電平時才有效，但一般被設(shè)置為高電平，以保護(hù)FLASH的芯片。

圖2 C5409與AD50C的硬件連接電路圖Fig.2 C5409 hardware connection diagram with AD50C

電路采用了雙刀雙置開關(guān)，當(dāng)開關(guān)置下方時（實線表示的地方），F(xiàn)LASH的OE與DSP的DS相連，WE置高，可上電讀FLASH；當(dāng)開關(guān)置上方時（虛線表示），OE置高，WE與DSP的D8相連，為寫操作。

圖3 C5409與FLASH的硬件連接電路圖Fig.3 C5409 hardware connection diagram with FLASH

C5409與SRAM的硬件連接電路圖如圖4所示，ICSI64LV16連接到C5409作為其外部數(shù)據(jù)存儲器，ICSI64LV16分別有16條地址和數(shù)據(jù)線，控制線包括片選CE、讀選通OE、寫允許WE、高位字節(jié)選通UB和低字節(jié)選通LB。因為ICSI64LV16的寫允許有一個單獨的控制端WE，低電平有效，與C5409的讀/寫控制端R/W時序邏輯對應(yīng)，所以R/W與WE直接相連。讀允許OE直接接地，LB是低字節(jié)（bit7～0）R/W 控制，UB 是高字節(jié)（bit15～8）R/W 控制。 字讀/寫（bit15～0）時，這兩個引腳均為低電平。

圖4 C5409與SRAM的硬件連接電路圖Fig.4 C5409 hardware connection with the SRAM

3 系統(tǒng)軟件設(shè)計

QPSK是一種調(diào)相技術(shù)，它規(guī)定了4種載波相位。QPSK中每次調(diào)制可傳輸2個信息比特，這4個相位通常相隔π/2 rad，可以是 0，π/2，π 和 3π/2，或者是 π/4，3π/4，5π/4 和 7π/4，它們分別代表對應(yīng)的數(shù)字信息00，10，11和01，由于π/4QPSK調(diào)制系統(tǒng)輸出信號相位不會出現(xiàn)180°跳變，所以本設(shè)計采用π/4相位方式。解調(diào)器根據(jù)星座圖及接收到的載波信號的相位來判斷發(fā)送端發(fā)送的信息比特。

圖5和圖6分別為π/4QPSK調(diào)制和π/4QPSK解調(diào)的軟件流程圖。

圖5 調(diào)制子程序流程圖Fig.5 Flow chart of modulation subroutine

圖6 解調(diào)子程序流程圖Fig.6 Flow chart of demodulation subroutine

QPSK調(diào)制的主程序應(yīng)該包括數(shù)據(jù)輸入、低通濾波和調(diào)制3個部分。由于數(shù)據(jù)輸入和低通濾波子程序相對簡單，這里重點設(shè)計了調(diào)制子程序部分。設(shè)載波速率為48 kHz，對濾波器送來的數(shù)據(jù)進(jìn)調(diào)制，經(jīng)過處理后的數(shù)據(jù)放入D/A緩沖區(qū)，緩沖區(qū)滿程序終止。解調(diào)子程序前先采用最大平均功率定時同步算法找出最佳采樣時刻，解調(diào)子程序從A/D緩沖區(qū)讀入16b數(shù)據(jù)，經(jīng)過處理后，數(shù)據(jù)輸出至BUFR和BUFI緩沖區(qū)，形式為16b數(shù)據(jù)。

4 結(jié) 論

文中論述了一種4/πQPSK調(diào)制解調(diào)器的DSP實現(xiàn)方案，該方案在DSP的仿真軟件CCS中已經(jīng)進(jìn)行了仿真驗證，證明能夠?qū)崿F(xiàn)數(shù)字信號的QPSK調(diào)制解調(diào)。其中，最大平均功率定時同步算法滿足了人們對定時同步的運算速度和準(zhǔn)確度方面的要求。該系統(tǒng)具有抗干擾能力強、功耗低、集成度高、軟件可移植性強等特點，可廣泛應(yīng)用于軟件無線電、衛(wèi)星通信等多種領(lǐng)域。

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