丁 丹
(裝備指揮技術(shù)學(xué)院光電裝備系,北京 101416)
在突發(fā)模式通信中,信號(hào)的持續(xù)時(shí)間較短,接收端所面臨的難題是既快又準(zhǔn)地找出最佳判決點(diǎn)。突發(fā)模式下位同步應(yīng)該基于這樣的思想:收發(fā)兩端的頻率源工作在穩(wěn)定、獨(dú)立的頻率上,定時(shí)誤差的提取由數(shù)字信號(hào)處理算法來完成,誤差信號(hào)不再反饋去控制NCO,而是用來驅(qū)動(dòng)相應(yīng)的算法,從接收信號(hào)中估計(jì)定時(shí)誤差,獲取近似最佳的判決值,但相關(guān)文獻(xiàn)[1,2]所研究的方法往往過于復(fù)雜,難于硬件實(shí)現(xiàn)。本文研究的最大平均功率 (Maximum Mean Power Estimation,MMPE)位同步方法利用接收信號(hào)中平均功率最大的采樣時(shí)刻來估計(jì)最佳采樣點(diǎn),易于硬件實(shí)現(xiàn)。
應(yīng)用項(xiàng)目中,調(diào)制方式為 PSK,數(shù)據(jù)率為256 kbit/s。接收端PSK中頻信號(hào)經(jīng)過下變頻、成形后的基帶信號(hào)為
采樣信號(hào)r(k)的功率為
因?yàn)榱憔蹈咚拱自肼暸c符號(hào)是相互獨(dú)立的,所以上式可化簡(jiǎn)為
上式說明功率的期望值與載波頻偏、相位無關(guān),只與系統(tǒng)的沖激響應(yīng)和時(shí)延有關(guān)。當(dāng)收發(fā)兩端的濾波器共軛匹配且g(kT0)滿足Nyquist第一準(zhǔn)則時(shí),最大平均功率輸出時(shí)刻就對(duì)應(yīng)了最佳判決時(shí)刻。所求的最佳判決時(shí)刻為
對(duì)應(yīng)的最大平均功率為
現(xiàn)在通過MATLAB仿真[4]來討論如何選取合適的觀察區(qū)間長(zhǎng)度L。先產(chǎn)生L個(gè)0、1交替的符號(hào),每符號(hào)10個(gè)采樣點(diǎn),用滾降系數(shù)為0.35的升余弦濾波器對(duì)其成形(可以通過設(shè)定固定延時(shí)來規(guī)定最佳判決點(diǎn)的位置),并加上高斯白噪聲,來模擬接收端成形后的基帶信號(hào)。在這 L(取6、10、14、18)個(gè)符號(hào)內(nèi)計(jì)算平均功率分布,取平均功率最大的采樣點(diǎn)為判決點(diǎn),重復(fù)運(yùn)行10000次。圖1和圖2分別顯示了不同信噪比、不同L條件下取到最佳判決點(diǎn)的概率以及最大定時(shí)偏差。
圖1 不同信噪比、不同L條件下取到最佳判決點(diǎn)的概率Fig.1 The probability of getting the best decision point under different SNR and L
圖2 不同信噪比、不同L條件下的最大定時(shí)偏差Fig.2 The maximum timing difference under different SNR and L
由仿真結(jié)果可看出:L越長(zhǎng),位同步精度越高,但同時(shí)也會(huì)導(dǎo)致軟、硬件資源的消耗越大,所以需折衷選擇L。仿真結(jié)果顯示,若取L=10,則在信噪比不小于10dB時(shí),取到最佳判決點(diǎn)的概率不小于80%,定時(shí)偏差不大于符號(hào)周期的10%,滿足一般工程實(shí)踐的要求,而且經(jīng)過下變頻、濾波抽取、成形濾波后,噪聲功率已大為減弱,所以這里選擇L=10。
用FPGA和DSP配合實(shí)現(xiàn)MMPE算法,如圖3所示。FPGA選用Altera公司Cyclone IV系列中的EP4CE30,DSP選用TI公司的TMS320VC6416。符號(hào)時(shí)鐘和判決脈沖都由采樣時(shí)鐘10分頻得到,10分頻器是可編程的,它根據(jù)DSP寫入的最佳判決位置來調(diào)整判決脈沖的相位,使得判決脈沖的上升沿對(duì)應(yīng)最佳判決點(diǎn)。I、Q兩路的內(nèi)插結(jié)果在采樣時(shí)鐘的觸發(fā)下進(jìn)行I2+Q2運(yùn)算,得到當(dāng)前采樣點(diǎn)的功率,此功率值在采樣時(shí)鐘的觸發(fā)下依次經(jīng)過10級(jí)延遲器,這樣在每符號(hào)周期末,10級(jí)延遲器就分別記錄了該符號(hào)周期內(nèi)10個(gè)采樣點(diǎn)的功率值。這時(shí)由10個(gè)累加器分別對(duì)10個(gè)采樣點(diǎn)的功率值進(jìn)行一次累加,累加器的觸發(fā)時(shí)鐘為符號(hào)時(shí)鐘,每幀開始時(shí)由DSP對(duì)累加器清零,10個(gè)符號(hào)的前導(dǎo)信息接收完畢時(shí)所有的累加器都進(jìn)行了10次累加,其結(jié)果P1~P10分別為各采樣點(diǎn)平均功率的10倍。這時(shí)DSP往FPGA中的多任務(wù)器寫相應(yīng)的選擇控制字,來順序讀取P1~P10,并比較它們的大小,最大值點(diǎn)即為最佳判決點(diǎn),最后將最佳判決位置寫入10分頻器。
圖3 MMPE算法的FPGA+DSP實(shí)現(xiàn)Fig.3 The implementation ofmmPE based on FPGA and DSP
圖4 判決脈沖上升沿抖動(dòng)范圍實(shí)測(cè)圖Fig.4 The measured dithering range of decision pulse high event
用示波器觀測(cè)位同步的精度,對(duì)判決脈沖上升沿處進(jìn)行局部放大并顯示其包絡(luò),如圖4所示。兩條垂直光標(biāo)間的范圍代表上升沿的抖動(dòng)軌跡,示波器顯示上升沿抖動(dòng)范圍在304 ns以內(nèi),而符號(hào)周期為1/256=3.9 μ s,所以時(shí)鐘抖動(dòng)小于符號(hào)周期的8%,與仿真結(jié)果吻合,完全滿足正確判決的要求。
最大平均功率位同步方法以平均功率最大的采樣點(diǎn)為判決點(diǎn),利用一定長(zhǎng)度的前導(dǎo)信息可以一次性找到最佳判決點(diǎn),鎖定速度快,且實(shí)現(xiàn)方法簡(jiǎn)單、易于數(shù)字化硬件實(shí)現(xiàn)。此方法適用于各種突發(fā)模式通信系統(tǒng),已成功應(yīng)用于某型戰(zhàn)場(chǎng)單兵偵察系統(tǒng),獲得了良好效果。其缺點(diǎn)是位同步的精度同軟、硬件資源的消耗成正比,需折衷考慮。
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