(中國西南電子技術(shù)研究所，成都 610036)

1 引 言

隨著微電子和超大規(guī)模集成電路的發(fā)展，新一代航空電子系統(tǒng)正逐漸朝著綜合模塊化(IMA)的方向發(fā)展[1]。IMA系統(tǒng)的一個典型特征就是系統(tǒng)通常由標(biāo)準(zhǔn)的機(jī)架和通用模塊組成，機(jī)架接收來自機(jī)載傳感器的各種數(shù)據(jù)，通過背板總線或線纜分發(fā)到各個模塊進(jìn)行處理。由于各模塊間的數(shù)據(jù)關(guān)聯(lián)性越來越強(qiáng)，實(shí)時(shí)性要求越來越高，因此對系統(tǒng)時(shí)間同步提出了新的挑戰(zhàn)[2]。

目前關(guān)于計(jì)算機(jī)網(wǎng)絡(luò)時(shí)間同步研究的文獻(xiàn)較多。文獻(xiàn)[3]介紹了計(jì)算機(jī)網(wǎng)絡(luò)中硬件時(shí)間同步和軟件時(shí)間同步方法，重點(diǎn)對網(wǎng)絡(luò)時(shí)間協(xié)議(NTP)的工作原理進(jìn)行了介紹，使用該協(xié)議可以在局域網(wǎng)上實(shí)現(xiàn)亞毫秒級的時(shí)間同步精度；文獻(xiàn)[4]對時(shí)間同步網(wǎng)的網(wǎng)絡(luò)結(jié)構(gòu)進(jìn)行了介紹，指出應(yīng)該采用主從同步方式，上級的時(shí)間服務(wù)器通過NTP等協(xié)議將時(shí)間傳遞給下級的時(shí)間服務(wù)器或工作站來完成時(shí)間同步；文獻(xiàn)[5]提出了一種基于鎖相環(huán)的時(shí)間同步調(diào)度機(jī)制和算法；文獻(xiàn)[6]提出了一種時(shí)間同步精度的測試方法，其主要原理是利用GPS標(biāo)準(zhǔn)秒脈沖與被測秒脈沖進(jìn)行對比，以獲得時(shí)鐘誤差。

IMA系統(tǒng)實(shí)質(zhì)上就是一個小型化的分布式計(jì)算機(jī)網(wǎng)絡(luò)，拓?fù)浣Y(jié)構(gòu)和層次關(guān)系相對特殊，雖然目前沒有文獻(xiàn)專門針對IMA系統(tǒng)提出時(shí)間同步方法，但可以借鑒常規(guī)計(jì)算機(jī)網(wǎng)絡(luò)的設(shè)計(jì)思路。本文針對典型的IMA系統(tǒng)，結(jié)合軟件授時(shí)、硬件同步的原理，從工程實(shí)現(xiàn)角度出發(fā)，提出了一種系統(tǒng)時(shí)間同步方法，并對同步誤差進(jìn)行了分析。

2 系統(tǒng)時(shí)間同步方法

2.1 硬件環(huán)境

本文提出的時(shí)間同步方法適用于通用的IMA系統(tǒng)，為便于描述，對硬件環(huán)境進(jìn)行了適當(dāng)簡化，僅保留了與時(shí)間同步相關(guān)的部分，系統(tǒng)組成如圖1所示。具體描述如下：

(1)系統(tǒng)共包含兩個處理機(jī)架，需要時(shí)間同步的模塊為各個機(jī)架內(nèi)所有DSP模塊和CPU模塊；

(2)機(jī)架內(nèi)各處理模塊通過本機(jī)架內(nèi)的交換模塊實(shí)現(xiàn)星型結(jié)構(gòu)互連，機(jī)架間的數(shù)據(jù)互聯(lián)由交換模塊實(shí)現(xiàn)；

(3)系統(tǒng)外部具備一個標(biāo)準(zhǔn)的時(shí)間源，周期產(chǎn)生時(shí)間信息和秒脈沖，時(shí)間信息的發(fā)布與秒脈沖的上升沿保持一致；

(4)系統(tǒng)包含總線A(包交換結(jié)構(gòu)總線)和總線B(離散線)兩種總線，總線A的傳輸延遲小于1 s。

圖1 時(shí)間同步硬件環(huán)境Fig.1 Hardware environment for time synchronization

2.2 同步原理

系統(tǒng)時(shí)間同步的原理采用“軟件授時(shí)、硬件同步”的機(jī)制，其基本思想是通過總線A(交換網(wǎng)絡(luò))分發(fā)時(shí)間信息，通過總線B(離散線)發(fā)送秒脈沖，并利用秒脈沖觸發(fā)同步。時(shí)間同步的基本流程描述如下：

(1)秒脈沖分發(fā)

外部標(biāo)準(zhǔn)時(shí)間源通過總線B連續(xù)不間斷地向機(jī)架1中的交換模塊輸出秒脈沖，信號電平可根據(jù)具體工程項(xiàng)目選取。交換模塊一方面在本機(jī)架內(nèi)向所有DSP模塊和CPU模塊發(fā)送秒脈沖；另一方面，通過總線B將秒脈沖輸出到機(jī)架2中的交換模塊上，并通過該模塊將秒脈沖分發(fā)到機(jī)架內(nèi)的DSP模塊和CPU模塊。

(2)時(shí)間信息分發(fā)

外部標(biāo)準(zhǔn)時(shí)間源周期性地利用總線A將時(shí)間信息包發(fā)給機(jī)架1和機(jī)架2中的交換模塊，并通過它們將時(shí)間信息包分發(fā)到兩個機(jī)架內(nèi)的所有DSP和CPU模塊。時(shí)間包發(fā)送周期為1 s，消息描述格式及時(shí)間精度與具體的外部時(shí)間源相關(guān)，這里假設(shè)時(shí)間源輸出的時(shí)間精度為1 ms。

由于總線A的傳輸延遲小于1 s(這也是目前市面上大多數(shù)總線能夠達(dá)到的技術(shù)指標(biāo))，因此從外部標(biāo)準(zhǔn)時(shí)間源開始發(fā)送時(shí)間包起，1 s內(nèi)所有DSP和CPU模塊均能獲取到時(shí)間包。外部標(biāo)準(zhǔn)時(shí)間源在每個輸出秒脈沖的上升沿分發(fā)時(shí)間信息，因此各模塊每次收到的時(shí)間信息包剛好相差1 000 ms。

(3)時(shí)間同步過程

系統(tǒng)設(shè)計(jì)師通常將時(shí)間同步過程安排在系統(tǒng)初始化過程中，時(shí)間同步過程開始時(shí)，外部標(biāo)準(zhǔn)時(shí)間源在網(wǎng)絡(luò)A上連續(xù)廣播n次時(shí)間信息，共耗時(shí)ns。各個DSP和CPU模塊在收到時(shí)間信息后，在下一個秒脈沖的上升沿到來時(shí)進(jìn)行本地時(shí)間同步，將本地時(shí)間進(jìn)行如下校正：

當(dāng)前本地時(shí)間=最近一次獲取到的時(shí)間+1 s

(1)

由于時(shí)間信息將連續(xù)發(fā)布n次，因此各模塊會連續(xù)n次校正本地時(shí)間，系統(tǒng)時(shí)間同步的時(shí)序圖如圖2所示(這里假設(shè)n=10)。

圖2 時(shí)間同步時(shí)序圖Fig.2 Schedule of time synchronization

各模塊通過連續(xù)n次校正本地時(shí)鐘就完成了一次系統(tǒng)時(shí)間同步的過程。隨后，外部標(biāo)準(zhǔn)時(shí)間源將不再向網(wǎng)絡(luò)上發(fā)布時(shí)間信息，但秒脈沖信號將持續(xù)不間斷地向各個DSP和CPU模塊發(fā)送，各模塊自身進(jìn)行本地時(shí)間的向前計(jì)數(shù)。在系統(tǒng)工作過程中，若有新的模塊上電加入系統(tǒng)，或系統(tǒng)產(chǎn)生了復(fù)位，則可根據(jù)具體應(yīng)用需求，設(shè)計(jì)智能檢測機(jī)制，使時(shí)間同步過程重新啟動，以保證在任意時(shí)刻，所有模塊均處于同步狀態(tài)。

3 同步誤差分析

不管采用哪種時(shí)間同步方法，均會不同程度地產(chǎn)生一定的同步誤差。影響時(shí)間同步誤差的因素較多，歸結(jié)起來可以分為傳輸延遲、同步處理延遲、守時(shí)誤差等。本文解決的主要問題就是在時(shí)間同步過程完成的時(shí)刻，盡量使系統(tǒng)中所有DSP、CPU模塊的本地時(shí)間保持一致，且盡可能地接近當(dāng)前外部標(biāo)準(zhǔn)時(shí)間源輸出的絕對時(shí)間。為分析時(shí)間同步誤差，這里將同步過程的時(shí)序圖進(jìn)行放大(如圖3所示)，并以機(jī)架內(nèi)任意兩個模塊X和Y為例進(jìn)行分析。

圖3 同步誤差分析Fig.3 Synchronization error analysis

外部標(biāo)準(zhǔn)時(shí)間源在每個秒脈沖輸出的上升沿，通過總線網(wǎng)絡(luò)A發(fā)出時(shí)間信息包，由于模塊X和模塊Y分布在機(jī)架的不同插槽內(nèi)，因此秒脈沖和時(shí)間包會分別經(jīng)過一定的傳輸延時(shí)到達(dá)這兩個模塊。在圖3中以模塊X為例，其中：

t-X1：外部標(biāo)準(zhǔn)時(shí)間源最后一次發(fā)出時(shí)間包，到模塊X收到該包之間的時(shí)間間隔。該值主要是由總線網(wǎng)絡(luò)A的傳輸延遲組成，即與時(shí)間包經(jīng)過的物理路徑長度和交換節(jié)點(diǎn)數(shù)成正比。以一個經(jīng)過8跳的百兆以太網(wǎng)路徑為例，數(shù)據(jù)包通過一個交換芯片的延遲為2 μs，信號的傳輸時(shí)間為33 ns(以10 m長的路徑為例)，加上收發(fā)節(jié)點(diǎn)的軟件開銷，得出t-X1的典型值在30～50 μs之間。

t-X2：外部標(biāo)準(zhǔn)時(shí)間源發(fā)出的秒脈沖到達(dá)模塊X的傳輸延遲。該值主要與秒脈沖信號的傳輸時(shí)間、秒脈沖在傳輸過程中的波形失真，以及路徑上經(jīng)過的接口電路的處理時(shí)間有關(guān)。忽略由于秒脈沖波形失真造成的脈沖沿偏移，以10 m的物理路徑為例，秒脈沖信號的傳輸時(shí)間為33 ns，接口芯片的處理延遲為4 μs(以RS422芯片為例)，得出t-X2的典型值在4 μs左右。

t-X3：模塊X在秒脈沖上升沿開始修改本地時(shí)間，到完成該操作的處理時(shí)間。t-X3與模塊的本地處理器的處理速度、完成的指令數(shù)有關(guān)。以CPU模塊為例(PowerPC處理器+VxWorks操作系統(tǒng))，從秒脈沖上升沿觸發(fā)中斷，進(jìn)入時(shí)間同步處理線程，再到完成本地時(shí)間修改并返回，整個處理時(shí)間t-X3的典型值在20 μs左右。

3.1 相對誤差

相對誤差定義為：在一次時(shí)間同步過程完成的時(shí)刻(即所有模塊均完成本地時(shí)間修訂時(shí))，各模塊本地時(shí)間之間兩兩差的最大值。在圖3中，以模塊X和Y為例，這兩個模塊在完成時(shí)間同步時(shí)的本地時(shí)間相差為ΔT-XY，從圖中可以看到：

ΔT-XY=|t-X2+t-X3-t-Y2-t-Y3|

(2)

相對誤差=max(ΔT-XY)，X∈?,Y∈?

(3)

通過上式發(fā)現(xiàn)，采用本文的同步方法可以有效屏蔽總線網(wǎng)絡(luò)A的傳輸時(shí)延和抖動給系統(tǒng)時(shí)間同步帶來的影響。相對誤差僅與秒脈沖到達(dá)各個模塊的時(shí)間差，以及各模塊的本地處理時(shí)間差有關(guān)，與時(shí)間包的傳輸延遲無關(guān)，即與t-X1和t-Y1無關(guān)。

假設(shè)秒脈沖到達(dá)各模塊物理路徑的距離差最大為10 m，因此秒脈沖傳輸造成的時(shí)間誤差為33 ns，該值基本可以忽略不計(jì)，這樣，相對誤差就主要與各模塊完成本地時(shí)間修正所耗費(fèi)的處理時(shí)間差有關(guān)，通過試驗(yàn)測量發(fā)現(xiàn)相對誤差的典型值一般都小于20 μs。

3.2 絕對誤差

絕對誤差定義為：在一次時(shí)間同步過程完成的時(shí)刻(即所有模塊均完成本地時(shí)間修訂時(shí))，所有模塊的本地時(shí)間與當(dāng)前外部標(biāo)準(zhǔn)時(shí)間源輸出的絕對時(shí)間之間差值的最大值。在圖3中，以模塊Y為例，ΔT-Y就是模塊Y在完成同步時(shí)，與當(dāng)前絕對時(shí)間之間的誤差。從圖中可以看到：

ΔT-Y=t-Y2+t-Y3

(4)

絕對誤差=max(ΔT-Y)，Y∈?

(5)

通過上式發(fā)現(xiàn)，絕對誤差與秒脈沖的傳輸時(shí)間和模塊的本地處理時(shí)間有關(guān)，同樣與總線網(wǎng)絡(luò)A的傳輸延時(shí)無關(guān)。假設(shè)秒脈沖傳輸?shù)淖铋L距離為30 m，同時(shí)處理器的本地處理時(shí)間最長為20 μs，因此得出絕對誤差的典型值為25 μs。

3.3 守時(shí)誤差

系統(tǒng)在完成時(shí)間同步后，各模塊將在本地對時(shí)間進(jìn)行守時(shí)，維護(hù)本地時(shí)間的向前計(jì)數(shù)。本地時(shí)間記數(shù)的設(shè)計(jì)通常有兩種方法：一是采用傳統(tǒng)的實(shí)時(shí)時(shí)鐘電路(RTC)設(shè)計(jì)，通過各個模塊自身的RTC進(jìn)行時(shí)間記數(shù)；二是在每個模塊上設(shè)計(jì)計(jì)數(shù)器電路，通過外部統(tǒng)一的高速脈沖激勵，由計(jì)數(shù)器進(jìn)行時(shí)間記數(shù)。

方法一的守時(shí)精度與各個模塊的RTC有關(guān)，但該方法不需要增加額外的系統(tǒng)走線，實(shí)現(xiàn)簡單，模塊掉電后時(shí)間信息可以保存，比較適合前期模塊的獨(dú)立開發(fā)調(diào)試，另外可以通過對RTC進(jìn)行統(tǒng)一設(shè)計(jì)來減小守時(shí)誤差；方法二的守時(shí)精度較高，但需要增加額外的系統(tǒng)走線，對模塊的設(shè)計(jì)提出了新的要求，同時(shí)模塊掉電后時(shí)間信息不易保存，不適合模塊的獨(dú)立開發(fā)調(diào)試。對于方法一和方法二，可根據(jù)實(shí)際工程需求進(jìn)行選擇。

4 結(jié) 論

本文針對典型的IMA系統(tǒng)，提出了一種時(shí)間同步方法，該方法采用“軟件授時(shí)、硬件同步”的設(shè)計(jì)思路，可有效屏蔽總線網(wǎng)絡(luò)的傳輸時(shí)延對同步誤差造成的影響。通過對同步誤差的分析可以發(fā)現(xiàn)，該方法實(shí)現(xiàn)的同步精度達(dá)到了微秒級，且實(shí)現(xiàn)簡單，可直接應(yīng)用于工程化的IMA系統(tǒng)時(shí)間同步設(shè)計(jì)。

參考文獻(xiàn)：

[1] STANAG 4626，F(xiàn)inal Draft of Proposed Standards for Software：Part I Architecture[S].

[2] STANAG 4626，F(xiàn)inal Draft of Proposed Standards for Software：PartVI Guidelines for System Issues[S].

[3] 李偉章. 時(shí)鐘同步與時(shí)間同步網(wǎng)[J].數(shù)字通信世界,2008(7):75-79.

LI Wei-zhang. Time synchronization and Time synchronization network[J]. Digital Communication World, 2008(7):75-79. (in Chinese)

[4] 袁海. 時(shí)間同步網(wǎng)的原理及其應(yīng)用[J]. 電信技術(shù)，2001(10):69-71.

YUAN Hai. The Principle and Application of Time synchronization network[J]. Telecommunication Technology,2001(10):69-71. (in Chinese)

[5] REN F Y. The time synchronization scheme and algorithm based on phase lock loop[J].Journal of Software, 2007, 18(2):372-380.

[6] 季鋒，卜澎. 時(shí)間同步系統(tǒng)的測試方法[J]. 電力系統(tǒng)通信, 2003,24(7): 40-41.

JI Feng,BU Peng. Measurement of Time synchronization System [J]. Telecommunication for Electric Power System, 2003,24(7):40-41. (in Chinese)