齊青茂，王巖建，張華沖

(中國(guó)電子科技集團(tuán)公司第五十四研究所，河北石家莊050081)

0 引言

軟件無(wú)線電的基本思想是:構(gòu)造一個(gè)具有開放性、標(biāo)準(zhǔn)化和模塊化的通用硬件平臺(tái)，將各種功能用軟件完成。軟件無(wú)線電的理想結(jié)構(gòu)，是將模/數(shù)(A/D)、數(shù)/模(D/A)變換器盡可能地靠近天線［1］。考慮到目前ADC和DAC器件的帶寬以及數(shù)字信號(hào)處理芯片的處理能力，在接收機(jī)中在中頻實(shí)現(xiàn)數(shù)字化比較合適。

根據(jù)偵察接收機(jī)的需要，提出了一種基于軟件無(wú)線電理論的中頻采樣全數(shù)字接收機(jī)的設(shè)計(jì)方案，并且采用XILINX的高性能FPGA芯片進(jìn)行了實(shí)現(xiàn)。

1 中頻采樣全數(shù)字接收機(jī)總體方案

傳統(tǒng)的接收機(jī)采用模擬正交下變頻，基帶數(shù)字化的方案，在這種方案中，模擬混頻器的非線性和模擬本振的頻率穩(wěn)定度、相位噪聲、溫度漂移和IQ信號(hào)的幅相一致性等都是難以解決的問題。中頻數(shù)字化接收機(jī)，采用數(shù)字下變頻技術(shù)，避免了以上的問題，能得到嚴(yán)格正交的2路IQ信號(hào)。

中頻采樣全數(shù)字接收機(jī)框圖如圖1所示，主要單元包括:帶通濾波器、高速AD采樣單元、數(shù)字下變頻、濾波抽取單元、AGC單元、信號(hào)參數(shù)分析單元以及數(shù)字解調(diào)單元。

圖1 中頻采樣全數(shù)字接收機(jī)框圖

輸入的模擬中頻信號(hào)首先由帶通濾波器濾除帶外噪聲，經(jīng)過(guò)AD采樣單元轉(zhuǎn)換為數(shù)字中頻信號(hào)，數(shù)字下變頻單元用一組正交本振信號(hào)與輸入的數(shù)字信號(hào)進(jìn)行混頻，然后根據(jù)信號(hào)的帶寬進(jìn)行濾波抽取，得到2路速率適中的零中頻信號(hào)，再對(duì)降低速率的信號(hào)進(jìn)行調(diào)制類型識(shí)別、符號(hào)速率以及載波頻偏進(jìn)行精確估計(jì)，2路零中頻信號(hào)同時(shí)送給后面的數(shù)字AGC、符號(hào)同步和載波同步模塊進(jìn)行解調(diào)處理。

2 帶通采樣單元

帶通采樣定理是軟件無(wú)線電的基礎(chǔ)。用fH和fL分別表示帶通信號(hào)的最高頻率和最低頻率，K為[1，fH/(fH-fL) ] 之間的整數(shù)，則采樣頻率應(yīng)該滿足下式:

接收的模擬信號(hào)中頻為140 MHz，信號(hào)帶寬最大為48 MHz，根據(jù)帶通采樣定理可得采樣率范圍為:

采樣頻率增大，量化信號(hào)的頻譜重復(fù)間隔變大，對(duì)抗混疊濾波器的帶外抑制特性要求降低，同時(shí)ADC處理增益變大，輸出信噪比增加，但是后級(jí)處理負(fù)擔(dān)會(huì)增加。考慮后級(jí)信號(hào)處理芯片采用XILINX V4系列FPGA芯片，其內(nèi)部乘法器時(shí)鐘速率最高可以達(dá)到500 MHz，所以選取fS=190 MHz。

帶通采樣具有頻譜搬移的作用，采樣后信號(hào)在50 MHz頻率處出現(xiàn)鏡像譜，該譜是原來(lái)模擬信號(hào)的負(fù)譜，根據(jù)傅里葉變換的性質(zhì)［2］可知該頻譜對(duì)應(yīng)的時(shí)域函數(shù)應(yīng)該取共軛。

為了保證ADC采樣后頻譜不混疊，并且不使過(guò)多的帶外噪聲進(jìn)入ADC，設(shè)置了4種帶寬的抗混疊帶通濾波器:2 MHz、10 MHz、20 MHz和 50 MHz，根據(jù)處理信號(hào)的帶寬進(jìn)行選擇。

3 數(shù)字下變頻的設(shè)計(jì)

數(shù)字下變頻(DDC)由數(shù)字混頻器、數(shù)控振蕩器(NCO)和濾波抽取單元構(gòu)成，NCO可將產(chǎn)生的正交本振信號(hào)輸入到數(shù)字混頻器，與采樣信號(hào)混頻，混頻后的信號(hào)再輸出抽取濾波器以濾除倍頻分量和帶外信號(hào)，并進(jìn)行抽取處理［3］，得到速率適中的2路零中頻信號(hào)。當(dāng)抽取倍數(shù)很大時(shí)，采用單級(jí)濾波會(huì)造成濾波器階數(shù)非常高，消耗大量乘法器。因此在FPGA中大都采用由積分梳狀濾波器(CIC)、半帶濾波器(HB)和FIR濾波器級(jí)聯(lián)結(jié)構(gòu)來(lái)實(shí)現(xiàn)。數(shù)字下變頻的實(shí)現(xiàn)框圖如圖2所示。

圖2 數(shù)字下變頻框圖

在FPGA中，NCO采用相位累加器和正余弦查找表的結(jié)構(gòu)來(lái)實(shí)現(xiàn)，它的工作時(shí)鐘為采樣時(shí)鐘，輸入的頻率控制字與輸出頻率的關(guān)系如式(4)所示:

式中，N為相位累加器的寬度，F(xiàn)CW為頻率控制字，fout為輸出頻率。在設(shè)計(jì)中，N取30 bit，輸出位寬取16 bit，頻率分辨率可達(dá)0.2 Hz，無(wú)雜散動(dòng)態(tài)范圍可達(dá)95 dB，完全可以滿足需要。

數(shù)字下變頻輸出信號(hào)采樣率為符號(hào)速率的4～8倍，下變頻抽取倍數(shù)由采樣率和接收信號(hào)的符號(hào)速率決定。接收信號(hào)符號(hào)速率范圍為128 kHz～30 MHz，因此抽取率范圍取為1～256，這一抽取范圍由CIC、HB和FIR 3部分完成，CIC完成最大16倍抽取，2級(jí)HB濾波器最大抽取4倍，F(xiàn)IR最大抽取4倍。每級(jí)濾波器的抽取倍數(shù)要根據(jù)信號(hào)帶寬合理設(shè)定。

3.1 CIC濾波器的實(shí)現(xiàn)

單級(jí)CIC濾波器的傳輸函數(shù)為:

式中，H1(z)是積分器，它是一個(gè)反饋系數(shù)為1的單極點(diǎn)濾波器，工作在采樣頻率fS下。H2(z)是梳狀濾波器，工作在一個(gè)較低的頻率fS/D，D是抽取因子。

單級(jí)CIC濾波器的旁瓣電平只比主瓣低13.46 dB，意味著阻帶衰減很差［4］，難以滿足實(shí)際要求，為了降低旁瓣電平，采用5級(jí)CIC濾波器級(jí)聯(lián)，相應(yīng)的旁瓣抑制可以達(dá)到67 dB，5級(jí)CIC濾波器的系統(tǒng)函數(shù)為:

根據(jù)濾波器的等效變換，該濾波器可以先實(shí)現(xiàn)5級(jí)積分器，然后進(jìn)行D倍抽取，最后進(jìn)行5級(jí)梳狀濾波。

在FPGA中，積分器用加法器實(shí)現(xiàn)，梳狀濾波器用減法實(shí)現(xiàn)，沒有乘法操作，可以達(dá)到很高的處理速度，因此CIC很適合做抽取前的抗混疊濾波器，并且放在采樣率最高的一級(jí)。在設(shè)計(jì)中抽取因子最大為16，級(jí)聯(lián)CIC濾波器實(shí)現(xiàn)如圖3所示。

圖3 級(jí)聯(lián)CIC濾波器實(shí)現(xiàn)框圖

在式(5)中，令z=ejw可以得到單級(jí)積分梳狀濾波器的頻率響應(yīng):

在CIC濾波器的實(shí)現(xiàn)過(guò)程中有幾個(gè)問題需引起注意:

①CIC輸出分辨率問題。在式(7)中可以看到，5級(jí)CIC濾波器D倍抽取的處理增益為D5，當(dāng)輸入數(shù)據(jù)位寬為16位，抽取因子為16時(shí)，輸出為36位，截取高16位輸出，但是D較小時(shí)，數(shù)據(jù)截位后有效位會(huì)大大降低。為了保證輸出截取后依然有足夠的分辨率，需要在CIC輸入端加一級(jí)桶形移位器［5］，根據(jù)D的大小對(duì)輸入數(shù)據(jù)進(jìn)行左移位，移位值LS可以按照下式計(jì)算:

②CIC積分器溢出問題。CIC濾波器直流增益為D，5級(jí)CIC級(jí)聯(lián)則直流增益為D5，在FPGA實(shí)現(xiàn)中，輸入信號(hào)存在直流偏移時(shí)，很容易造成溢出，所以在CIC之前必須有去除直流偏移的電路。

3.2 HB濾波器的實(shí)現(xiàn)

所謂半帶濾波器(HB)就是其頻率響應(yīng)H(jw)滿足以下關(guān)系的FIR濾波器:

或者說(shuō)半帶濾波器的阻帶寬度π-ωA與通帶寬度ωC是相等的，并且通帶和阻帶的紋波也相等。半帶濾波器的沖擊響應(yīng)除了零點(diǎn)不為零外，其余偶數(shù)點(diǎn)全為零。所以采用半帶濾波器作為抗混疊濾波器時(shí)，在FPGA中只需要一半的乘法器，有很高的計(jì)算效率［6］。

這種濾波器特別適合于實(shí)現(xiàn)2k倍的抽取。半帶濾波器進(jìn)行2倍抽取后，過(guò)渡帶有混疊，但是通帶沒有混疊，所以信號(hào)是可以恢復(fù)出來(lái)的。在設(shè)計(jì)中采用2級(jí)HB濾波器的，每級(jí)濾波后進(jìn)行2倍抽取，最大可以進(jìn)行4倍抽取。

用MATLAB工具設(shè)計(jì)濾波器系數(shù)，第1級(jí)HB濾波器為19階，通帶寬度ωC=0.2，系數(shù)量化為16位，阻帶抑制可達(dá)80 dB。第2級(jí)HB濾波器為27階，通帶寬度ωC=0.3，系數(shù)量化為16位，阻帶抑制可達(dá)80 dB。

3.3 FIR濾波器的實(shí)現(xiàn)

FIR濾波器是濾波抽取的最后一級(jí)，要保證通帶的平坦度以及足夠的阻帶抑制。在設(shè)計(jì)中，階數(shù)取60階，通帶頻率取0.23，阻帶頻率取0.35，系數(shù)量化為16位，系數(shù)對(duì)稱，紋波小于0.02 dB，阻帶抑制大于60 dB。

考慮到抽取倍數(shù)為1，即不抽取的情況，此時(shí)，數(shù)據(jù)速率為190 Msps，為了保證FPGA內(nèi)部布局布線的成功，該濾波器采用FPGA內(nèi)部的乘法器實(shí)現(xiàn)，因此本模塊是消耗硬件資源最大的一部分，約需要30個(gè)乘法單元。

4 解調(diào)單元

經(jīng)過(guò)濾波抽取單元后，帶外噪聲被濾除，有用信號(hào)的幅度可能有了很大的變化。幅度不同的信號(hào)輸入給符號(hào)同步環(huán)路，對(duì)環(huán)路增益會(huì)產(chǎn)生影響，造成環(huán)路不穩(wěn)定，因此需要通過(guò)數(shù)字AGC調(diào)整信號(hào)幅度。AGC環(huán)路是1個(gè)一階環(huán)路，其工作過(guò)程為:對(duì)IQ零中頻信號(hào)求功率，再與設(shè)定的閾值功率比較，得到幅度誤差，誤差信號(hào)送給NCO，產(chǎn)生增益控制系數(shù)，調(diào)整IQ信號(hào)幅度。

符號(hào)同步環(huán)路根據(jù)異步采樣點(diǎn)的值采用內(nèi)插濾波器插值得到同步采樣點(diǎn)的值，即插值后的數(shù)據(jù)速率是符號(hào)速率的整數(shù)倍(K倍)，并且包含判決點(diǎn)(眼圖張開最大點(diǎn))的值，在設(shè)計(jì)中K=2。符號(hào)同步后一倍符號(hào)速率的采樣值輸入給載波同步環(huán)路，糾正載波頻偏相偏，載波環(huán)根據(jù)不同的調(diào)制樣式選擇不同的鑒相算法，BPSK、QPSK和8PSK采用相應(yīng)的松尾環(huán)，16QAM信號(hào)采用通用環(huán)。根據(jù)調(diào)制類型選擇不同的星座圖，把載波同步后IQ電平值判為相應(yīng)的星座點(diǎn)，再根據(jù)星座點(diǎn)與比特組合的映射關(guān)系進(jìn)行解映射得到比特輸出。

5 設(shè)計(jì)實(shí)現(xiàn)

本接收機(jī)設(shè)計(jì)方案在1塊CPCI接口的采樣及信號(hào)處理板卡平臺(tái)上得到了實(shí)現(xiàn)。其中高速ADC芯片采用 ANALOG公司 AD9430，最高采樣率為210 Msps，分辨率為12 bit，最大模擬輸入帶寬為700 MHz，無(wú)雜散動(dòng)態(tài)范圍可達(dá)80 dBc。信號(hào)處理部分采用XILINX公司Virtex-4系列高性能FPGA芯片 XC4VLX100和 TI公司高性能定點(diǎn) DSP芯片TMS320C6455。

本設(shè)計(jì)方案可以對(duì)中頻為140 MHz的模擬信號(hào)進(jìn)行采樣，變頻和基帶基帶信號(hào)處理單元都在數(shù)字域?qū)崿F(xiàn)，相比基帶采樣接收機(jī)實(shí)現(xiàn)方案，具有幅相一致性好、高穩(wěn)定性和體積小等優(yōu)點(diǎn)。通過(guò)改變抗混疊濾波器的中心頻率，還可以實(shí)現(xiàn)對(duì)中頻為70 MHz信號(hào)的接收。

DSP主要實(shí)現(xiàn)對(duì)信號(hào)的載波頻率、符號(hào)速率和調(diào)制樣式等的分析，分析結(jié)果送解調(diào)單元。

解調(diào)相關(guān)處理算法首先在MATLAB中進(jìn)行了仿真，對(duì)各級(jí)濾波器系數(shù)進(jìn)行了量化，然后在ISE中進(jìn)行了VHDL的編程，用ModelSim工具進(jìn)行了時(shí)序仿真。該方案通過(guò)設(shè)置相應(yīng)的參數(shù)可以處理200 kHz～45 MHz帶寬的信號(hào)，并且已經(jīng)實(shí)現(xiàn)BPSK、QPSK、8PSK和16QAM等信號(hào)的解調(diào)處理。另外，可以添加其他調(diào)制類型的解調(diào)模塊，根據(jù)具體信號(hào)的特點(diǎn)，在解調(diào)后還可以添加比特處理單元。利用FPGA在線加載的功能，可以加載不同的算法模塊，進(jìn)一步擴(kuò)展接收機(jī)功能。

6 結(jié)束語(yǔ)

提出了1種基于FPGA的中頻采樣全數(shù)字接收機(jī)的實(shí)現(xiàn)方案，可以靈活、綜合地實(shí)現(xiàn)多種接收機(jī)的功能，充分體現(xiàn)了軟件無(wú)線電所具有的各種優(yōu)越性。整個(gè)系統(tǒng)具有高度的靈活性和可擴(kuò)展空間，具有較高的應(yīng)用價(jià)值。

［1］ 沈琰，田治禮.一種中頻數(shù)字化接收機(jī)的設(shè)計(jì)與實(shí)現(xiàn)［J］.南通大學(xué)學(xué)報(bào)，2006(3):77-79.

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