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      基于二維數(shù)值仿真技術(shù)的局部場(chǎng)氧化形狀建模

      2012-02-23 07:04:38陳曉敏
      關(guān)鍵詞:鳥嘴氮化硅場(chǎng)區(qū)

      陳曉敏

      (成都工業(yè)學(xué)院信息與計(jì)算科學(xué)系,四川成都 610031)

      0 引言

      硅局部場(chǎng)氧化 (local oxidation silicon,LOCOS)技術(shù)是硅基CMOS工藝中實(shí)現(xiàn)隔離的重要技術(shù)之一[1],特別是對(duì)于一些晶體管尺寸要求不是很高的芯片中(例如功率IC),由于其簡(jiǎn)單,易控制的特點(diǎn),被大量使用。LOCOS技術(shù)也大量用于橫向功率器件的場(chǎng)板技術(shù)[2]中,可大大降低結(jié)邊緣的電場(chǎng),從而提高功率器件的擊穿電壓和可靠性。

      由于氧化的各向同性以及氧化硅與氮化硅之間的應(yīng)力作用,LOCOS技術(shù)生成的氧化層被稱作的鳥嘴[3]。鳥嘴結(jié)構(gòu)的存在對(duì)于器件性能具有顯著的影響,如其對(duì)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(metal oxide semiconductor field effect transistor,MOSFET)閾值電壓的調(diào)整(也稱窄溝效應(yīng)[4]),對(duì)功率器件橫向電場(chǎng)的調(diào)節(jié)等。

      雖然很多半導(dǎo)體仿真軟件將工藝仿真和器件仿真融為一體,但工藝仿真較為復(fù)雜,增加了半導(dǎo)體器件的設(shè)計(jì)周期。本文提出了一種估算鳥嘴形狀的簡(jiǎn)易模型,可以根據(jù)該模型計(jì)算出鳥嘴的基本參數(shù),直接應(yīng)用于半導(dǎo)體器件的仿真以及估算中去,大大節(jié)約了設(shè)計(jì)時(shí)間。

      1 LOCOS工藝流程及提出的形狀模型

      LOCOS工藝分為3個(gè)步驟:1)氮化硅的淀積及刻蝕(氮化硅的作用是做氧氣擴(kuò)散的掩模版);2)氮場(chǎng)氧氧化;3)氮化硅去除,如圖1所示。值得注意的是,在氮化硅掩模版淀積之前,一般要生長(zhǎng)一層較薄的氧化層,其目的是減小氮化硅與硅之間的應(yīng)力[5]。顯然,由于氧的橫向擴(kuò)散,“鳥嘴”使氮化硅掩模版定義的場(chǎng)氧區(qū)變得更大。

      圖1 S-Tusprem4軟件仿真的LOCOS技術(shù)的工藝流程及鳥嘴的生成Fig.1 Process flow of the LOCOS and the birth of“bird's beak”by S-Tusprem4 process simulator

      圖2 不同場(chǎng)區(qū)寬度的LOCOS上水平面圖形Fig.2 Upper shape of the LOCOSwith varied width of Field Region

      本文首先對(duì)于不同場(chǎng)區(qū)寬度的LOCOS結(jié)構(gòu)進(jìn)行了仿真,得出如圖2所示的表面氧化層的形貌曲線。需要注意的是,仿真結(jié)構(gòu)為對(duì)稱結(jié)構(gòu),對(duì)稱軸為虛實(shí)線X=3μm。很容易看出,隨著場(chǎng)區(qū)寬度的變窄,場(chǎng)氧厚度大大降低,這是由氧化的各向同性造成的。當(dāng)場(chǎng)氧寬度的W無限大時(shí)的場(chǎng)氧上的水平面厚度),根據(jù)經(jīng)典的氧化硅與硅的體積比例[6],Tmax=0.55Ttotal,T是場(chǎng)氧上的水平面厚度,該值由Tmax和W決定。TB是氮化硅掩模版邊緣的上水平面場(chǎng)氧厚度,該值與場(chǎng)區(qū)寬度無關(guān),只由氧化條件決定,即可以認(rèn)為其與Tmax成比例。

      圖3 本文提出的鳥嘴形狀模型Fig.3 Proposed model of the“bird beak”

      本文利用最小二乘法,給出了擬合函數(shù)T(W,Tmax)為

      圖4為擬合曲線與仿真數(shù)據(jù)的對(duì)比,其平均擬合平方誤差(rootmean square error,RMSE)為7e-4。根據(jù)圖4的曲線可以得知,當(dāng)場(chǎng)氧寬度無限長(zhǎng)的情況下,其厚度趨于一定值,也即是本文中的Tmax。另一方面,當(dāng)場(chǎng)氧寬度降低時(shí),場(chǎng)氧厚度也大大減弱,這與應(yīng)力及氧化過程中的負(fù)載效應(yīng)有關(guān)。

      圖4 場(chǎng)氧厚度隨場(chǎng)區(qū)寬度的函數(shù)擬合Fig.4 Fitting of the function for the thickness of the field oxide vs width of the field oxide

      本文提出的模型如圖3所示,其中Tmax是指在一維條件下除去薄氧化層的場(chǎng)氧上的平面高度(即

      根據(jù)仿真數(shù)據(jù),TB=0.537Tmax。根據(jù)圖2所示的工藝仿真結(jié)果,tanθ約為 0.35,則 X0=-0.2Tmax,Xt=2.666 5Tmax。至此,上半部分“鳥嘴”形狀可以用下面的分段函數(shù)Tu表示(視氮化硅掩模版邊緣為原點(diǎn))

      對(duì)于設(shè)計(jì)者,可首先根據(jù)工藝條件,參照Deal-Grove模型[4],估算出Tmax的數(shù)值。接著利用設(shè)計(jì)的掩模版窗口的寬度W,計(jì)算出各段氧化層的厚度,即可迅速估算出鳥嘴的形狀,將其輸入器件仿真軟件中,即可得到相應(yīng)的器件特性。

      2 結(jié)論

      本文通過二維數(shù)值仿真軟件得出了場(chǎng)氧區(qū)寬度對(duì)場(chǎng)氧厚度的依賴關(guān)系,然后提出了一種“鳥嘴”形狀的模型,并通過最小二乘法進(jìn)行了參數(shù)擬合,以分段函數(shù)的形式給出了鳥嘴形狀的建模。該模型的建立可以使器件設(shè)計(jì)者直接跳過繁瑣的工藝仿真,直接進(jìn)行器件性能的數(shù)值仿真,大大減小了器件設(shè)計(jì)的時(shí)間,具有較大的實(shí)際意義。

      [1]SEIICHI ISOMAE,SHUICHI YAMAMOTO,SHIGERU AOKI,AKIO YAJIMA.Oxidation-Induced Stress in a LOCOS Structure[J],IEEE Electron Device Letter,1986,7(6):368-367.

      [2]肖小虎,高珊,陳軍寧,等.功率LDMOS中的場(chǎng)極板設(shè)計(jì)[J].電子技術(shù),2010,05:79-81.

      XIAO Xiao-h(huán)u,GAO Shan,CHEN Jun-ning,etal.Design of field plate in power LDMOS[J].Electronic Technology2010,05:79-81.

      [3]戚盛勇,金曉冬.MOS器件“鳥嘴區(qū)”電學(xué)特性研究”[J].半導(dǎo)體學(xué)報(bào),1996,17(12):902-906.

      QI Sheng-yong,JIN Xiao-dong.Electrical characteristics of‘beak area’by MOS devices[J].Journal of Semiconductors,1996,17(12):902-906.

      [4]LIE HERBERT,HONG K M,CHENG Y C,et al.The Narrow-Channel Effect in MOSFET'sWith Semi-Recessed Oxide Structures[J].IEEE Transaction on Electron Device,1990,37(3):692-701.

      [5]唐碧華,劉元安.部分導(dǎo)體柱的靜電場(chǎng)[J].北京郵電大學(xué)學(xué)報(bào),1995,18(1):73-78.

      TANG Bi-h(huán)ua,LIU Yuan-an.Electrostatic Field in some cylindrical conductor[J].Journal of Beijing University of Posts and Telecommunications,1995,18(1):73-78.

      [6]KOBAYASHI Toshio,NAKAYAMA Satoshi,MIYAKE Masayasu,et al.Nitrogen In-Situ Doped Poly Buffer LOCOS:Simple and Scalable Isolation Technology for Deep-Submicron Silicon Devices[J].IEEE Transaction on E-lectron Devices,1996,43(2):311-317.

      (編輯:王敏琦)

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