周 乾，程秀蘭

（上海交通大學(xué)微電子學(xué)院，上海 200240）

1 引言

本課題的來(lái)源是由于在工作中有一款新產(chǎn)品需要采用0.18μm工藝進(jìn)行制造，由于該產(chǎn)品附有OTP（一次可編程）存儲(chǔ)器，套用標(biāo)準(zhǔn)的0.18μm工藝流程會(huì)引起數(shù)據(jù)保持力不足的現(xiàn)象。為了改善這一現(xiàn)象，將接觸孔蝕刻阻擋層由原來(lái)的UVSIN400A+SION200A改為SIN400A。這一改動(dòng)使得OTP數(shù)據(jù)保持力得到提高，但卻惡化了PID。PID是重要的工藝可靠性參數(shù)，表征芯片中等離子對(duì)芯片的損傷。當(dāng)芯片的關(guān)鍵尺寸減小到0.18μm后，柵氧化層變得更薄，對(duì)工藝缺陷的忍受力變得更低，對(duì)等離子體的損傷也變得更加敏感。PID的惡化是由于接觸孔蝕刻阻擋層的改變，所以新的SIN的抗等離子體損傷能力不佳是引起PID惡化的主要原因。如何改善PID性能，使產(chǎn)品能夠成功量產(chǎn)便成為我們工作中的一項(xiàng)重要挑戰(zhàn)。在如何改善PID性能的研究中，我們將主要的工作聚焦在接觸孔蝕刻之后的工藝即后段工藝中。研究表明在后段工藝中，通孔蝕刻及鈍化層的高密度等離子體淀積會(huì)產(chǎn)生較嚴(yán)重的等離子體損傷，這兩步工藝成為改善PID的切入點(diǎn)。首先我們了解到通孔蝕刻中產(chǎn)生了大量的等離子體對(duì)芯片進(jìn)行物理轟擊，以得到所需要的圖形。在蝕刻中關(guān)閉磁場(chǎng)將有助于減小等離子體對(duì)芯片表面的損傷，從而改善PID的性能。另外鈍化層的高密度等離子體淀積會(huì)產(chǎn)生較嚴(yán)重的等離子體損傷，由于濺射蝕刻時(shí)也會(huì)有大量的等離子體，減小濺射蝕刻功率也是改善PID的一個(gè)途徑。在實(shí)驗(yàn)中，關(guān)閉了通孔過(guò)蝕刻時(shí)的磁場(chǎng)以及減小鈍化層的高密度等離子體淀積時(shí)的濺射蝕刻功率，使最后的PID得到了改善，達(dá)到了產(chǎn)品要求。

2 現(xiàn)象描述

在芯片制造工藝中，通常我們都會(huì)對(duì)芯片進(jìn)行PID測(cè)試，以衡量等離子體對(duì)芯片的損傷程度。首先簡(jiǎn)要說(shuō)明一下PID的原理、對(duì)器件的影響以及測(cè)試方法。

PID即plasma induced damage（由等離子體引起的損傷）。在半導(dǎo)體制造中，任何用到等離子體的工藝都將使得MOS的性能退化，例如離子注入、光阻的灰化、氧化物的干蝕刻、高密度等離子體淀積等。由圖1可知，當(dāng)?shù)入x子體不斷在柵氧化物上積累，產(chǎn)生較大的電勢(shì)差，最終形成F-N隧穿電流，損傷柵氧化物。

圖1 等離子體造成器件失效的原理圖

PID會(huì)對(duì)器件造成很多不利的影響：

（1）增加?xùn)叛趸锏穆╇娏鳎?/p>

（2）晶體管閾值電壓的退化；

（3）減小柵氧化物的生命周期；

（4）增加熱電子效應(yīng)；

（5）增加由器件產(chǎn)生的噪音；

（6）器件的不匹配以及時(shí)序的不可預(yù)知。

半導(dǎo)體制造中，在硅片的切割道上會(huì)放上一些測(cè)試圖形來(lái)監(jiān)控各項(xiàng)不同的工藝是否出于一個(gè)正常范圍。對(duì)于PID的測(cè)試，如圖2所示，通過(guò)兩組測(cè)試圖形進(jìn)行監(jiān)控。一個(gè)是正常的器件測(cè)試圖形，另一個(gè)通過(guò)在器件上方加上一塊面積較大的金屬層作為天線(xiàn)，以此來(lái)收集等離子。通過(guò)具有天線(xiàn)的晶體管的閾值電壓減去正常晶體管的閾值電壓來(lái)監(jiān)控PID的性能。ΔVT= Abs(VTof Antenna -VTof normal)，當(dāng)ΔVT＜0.05V時(shí)，被認(rèn)為PID性能可控。反之則需要改善。

圖2 PID的測(cè)試圖形

如圖3所示，當(dāng)接觸孔蝕刻阻擋層用SIN400A時(shí)，這款芯片的PIDVT表現(xiàn)得很不穩(wěn)定，有許多點(diǎn)超出0.05V這一上限，用SIN400A做阻擋層的PIDVT超標(biāo)的概率較大，工藝容寬表現(xiàn)出較差的PID性能。而可靠性測(cè)試中對(duì)PID的要求是失效率為0。

圖3 PID VT 趨勢(shì)圖

在表1中列出了不同工藝條件下PID的性能。比較得出當(dāng)接觸孔蝕刻阻擋層用SIN400A時(shí)，會(huì)表現(xiàn)出較差的PID性能。如圖4所示，只有l(wèi)ot1的工藝容寬較大，而用SIN400A生產(chǎn)出的芯片都表現(xiàn)出了較差的PID性能。

表1 不同條件下的PID性能

圖4 PID VT 分布圖

當(dāng)接觸孔蝕刻阻擋層改為SIN時(shí)，PID的性能惡化。推測(cè)這是由于SIN的抗等離子損傷的性能不好，使得后段含有等離子的工藝對(duì)器件產(chǎn)生較大的損傷。另外由PID的原理可知，任何含有等離子體的工藝都會(huì)帶來(lái)對(duì)器件的等離子體損傷。而在后段的所有工藝中通孔蝕刻以及高密度等離子體淀積需要大量的等離子體，于是我們將PID的改善聚焦于這兩道關(guān)鍵工藝。

3 實(shí)驗(yàn)

3.1 通孔刻蝕工藝的改良

在通孔刻蝕的設(shè)備中都會(huì)有磁場(chǎng)存在其中，通過(guò)磁場(chǎng)的作用使得等離子體具有更高的能量，從而提高刻蝕的工藝能力，但是往往通過(guò)磁場(chǎng)加速的等離子體更加容易損傷到芯片的柵氧化層。于是想到在過(guò)蝕刻時(shí)將磁場(chǎng)關(guān)掉，以此來(lái)減少芯片的損傷。當(dāng)開(kāi)啟磁場(chǎng)的情況下，等離子體具有更高的能量，因此它的蝕刻率會(huì)更高，而當(dāng)關(guān)閉磁場(chǎng)時(shí)，對(duì)一片硅片進(jìn)行通孔蝕刻的時(shí)間也由原來(lái)的268s增至308s，但通過(guò)切片我們可以看到改變工藝之后物理剖面是相匹配的。表2列出通孔刻蝕新舊工藝的比對(duì)，新的通孔蝕刻工藝改變了蝕刻時(shí)間并且關(guān)閉了過(guò)蝕刻的磁場(chǎng)，并最終使新工藝下刻蝕出的通孔與舊程式刻蝕出的通孔在物理剖面上保持相似。

圖5列出了關(guān)掉過(guò)蝕刻的磁場(chǎng)時(shí)，工藝流程的主要改變。由于主蝕刻依然是帶有磁場(chǎng)的，盡量減少主蝕刻的時(shí)間，然后關(guān)掉磁場(chǎng)增加過(guò)蝕刻的時(shí)間，最終帶到與原來(lái)工藝相同的剖面。當(dāng)開(kāi)啟磁場(chǎng)的情況下，等離子體具有更高的能量，因此它的蝕刻率會(huì)更高并且均勻度也變得更好，參見(jiàn)表3。由于一般的后段工藝中至少擁有四道通孔刻蝕，累加起來(lái)將對(duì)PID產(chǎn)生極大的改善。

表4為最終的通孔尺寸、通孔阻值、良率的比較，差異小于3%，與原有工藝相匹配。

為了驗(yàn)證該工藝的改變是否可以適合量產(chǎn)的需要，設(shè)計(jì)了改變IMD厚度并結(jié)合通孔過(guò)蝕刻時(shí)間的實(shí)驗(yàn)，參見(jiàn)表5。結(jié)果證明在正常的工藝變動(dòng)下，WAT（wafer acceptance test，即硅片可接受測(cè)試）中的通孔阻值與最后的良率都與原有工藝的硅片是可比的，參見(jiàn)表6。

表2 通孔刻蝕新舊工藝比對(duì)

圖5 通孔刻蝕新舊工藝下的圖形對(duì)比

表3 通孔刻蝕新舊工藝中關(guān)鍵工藝參數(shù)比對(duì)

表4 通孔刻蝕新舊工藝中關(guān)鍵數(shù)據(jù)比較

在執(zhí)行了通孔蝕刻的工藝改良以后，PID得到了極大的改善。沒(méi)有任何測(cè)試點(diǎn)大于PIDVT要求的上限0.05V，參見(jiàn)圖6。

圖6 通孔刻蝕新舊工藝下的PID結(jié)果

3.2 鈍化層高密度等離子體淀積

如圖7，高密度等離子體淀積使用同步淀積和刻蝕作用，用介質(zhì)材料填充高深寬比的間隙并且使其無(wú)空洞形成。

表5 IMD厚度結(jié)合通孔蝕刻的實(shí)驗(yàn)

由于在這款芯片中最上層金屬連線(xiàn)有3.3μm高，為達(dá)到金屬間的絕緣介質(zhì)可以無(wú)間隙地填充，必須采用高密度等離子體淀積的方式淀積3μm的氧化物進(jìn)行隔絕。在原始工藝中通過(guò)3個(gè)淀積工藝完成鈍化層氧化物的填充，每一步淀積1μm的氧化物來(lái)達(dá)到絕緣的效果。在新工藝中，保持第一步程序不變，而改變第二步與第三步的程序，這樣做既可以保持原有 的隔絕性能，又可以使PID的損傷變到最小。

表6 通孔刻蝕工藝容寬的結(jié)果

圖7 高密度等離子體淀積流程圖

表7 鈍化層高密度等離子體淀積新舊工藝比對(duì)

如表7所示，在新的程序中我們?cè)黾恿说矸e功率以及氣體流量，使得淀積率得到提高，另外減小了濺射刻蝕的功率從而減小等離子體帶來(lái)的對(duì)硅片表面的損傷。

表8 鈍化層高密度等離子體淀積蝕刻率及淀積率比對(duì)

新的作法是先用原有的工藝淀積1μm的介質(zhì)，然后用改良過(guò)的工藝進(jìn)行第二步與第三步的淀積，從而改善PID性能。如圖8。

圖8 新舊工藝下的鈍化層剖面圖

最后看剖面圖，優(yōu)化過(guò)的工藝剖面與原有的剖面相匹配，并且在金屬最小的間距中無(wú)空洞產(chǎn)生。通過(guò)WAT檢查金屬間的隔絕性能以及最后良率的比較，舊工藝良率為97.88%，新工藝良率為98.02%，金屬隔絕電壓同為20V，證明工藝的改變是可接受的。如圖9所示，在執(zhí)行了鈍化層淀積工藝改良以后，PID得到了極大的改善，沒(méi)有任何的測(cè)試點(diǎn)大于PIDVT要求的上限0.05V。

圖9 鈍化層高密度淀積新舊工藝下的PID結(jié)果

4 結(jié)論

半導(dǎo)體中的等離子損傷是芯片可靠性的一個(gè)重要考量標(biāo)準(zhǔn)，與芯片的壽命長(zhǎng)短有著重要的相關(guān)性。本文給出了減小PID的一個(gè)新的嘗試，首先通過(guò)關(guān)閉通孔過(guò)蝕刻過(guò)程中的磁場(chǎng)以減小在蝕刻過(guò)程中等離子體由磁場(chǎng)所獲得的高能量，從而減少等離子體對(duì)芯片的損傷，另外減小鈍化層高密度等離子體濺射刻蝕時(shí)的功率，也同樣可以達(dá)到減小等離子體對(duì)芯片的損傷這一目的。最終從測(cè)試結(jié)果中可以看到PIDVT減小到了一個(gè)可控范圍，從而滿(mǎn)足了客戶(hù)對(duì)芯片的可靠性要求。

[1]Michael Quirk,Julian Serda，韓鄭生譯.半導(dǎo)體制造技術(shù)[M].北京：電子工業(yè)出版社，2005.

[2]S Wolf.Process Integration,vol.2,Silicon processing for the VLSI Era[M].Sunset Beach: Lattice press,1990.

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