基于軟件無(wú)線電的新型數(shù)字束流位置處理器

易 星 冷用斌 賴龍偉 張 寧 閻映炳

1（中國(guó)科學(xué)院上海應(yīng)用物理研究所 上海 201800）

2（中國(guó)科學(xué)院研究生院 北京 100049）

電子束流位置參數(shù)對(duì)同步輻射光源的穩(wěn)定、高質(zhì)量運(yùn)行非常重要。束流位置測(cè)量系統(tǒng)由束流位置監(jiān)測(cè)器(Beam Position Monitor, BPM)、BPM信號(hào)處理器、數(shù)據(jù)服務(wù)器構(gòu)成，其中 BPM 信號(hào)處理器是系統(tǒng)性能的關(guān)鍵設(shè)備。傳統(tǒng)的 BPM 信號(hào)處理器用模擬處理法得到束流位置信號(hào)，測(cè)量精度不高，處理器功能較單一，無(wú)法滿足高精度、高帶寬的需求?；谲浖o(wú)線電(Software Radio)架構(gòu)的數(shù)字束流位置探測(cè)器(Digital BPM)的測(cè)量精度高，能在一臺(tái)處理器上完成不同帶寬數(shù)據(jù)的測(cè)量，可滿足加速器研究和高質(zhì)量運(yùn)行時(shí)的束流位置測(cè)量。

2008年，我們以上海光源加速器為應(yīng)用對(duì)象，開展了新型BPM信號(hào)處理器的關(guān)鍵技術(shù)研究[1]，同步啟動(dòng)了三臺(tái)樣機(jī)的研制工作：基于商業(yè)開發(fā)板的算法評(píng)估樣機(jī)[2]；與中國(guó)科技大學(xué)快電子學(xué)實(shí)驗(yàn)室合作研制的硬件樣機(jī) A[3]；獨(dú)立研制的基于在板自校準(zhǔn)技術(shù)的硬件樣機(jī)B。本文將詳細(xì)介紹樣機(jī)B的硬件結(jié)構(gòu)及相關(guān)測(cè)試結(jié)果。

1 束流位置處理器

1.1 概述

束流位置測(cè)量的基本方法是用探測(cè)電極耦合出束流的電磁場(chǎng)。束流感應(yīng)信號(hào)的幅值被調(diào)制，其載波是束流的脈沖頻率(對(duì)單束團(tuán))或高頻的 RF頻率(對(duì)多束團(tuán))，解調(diào)對(duì)應(yīng)的幅值信號(hào)并處理后可得到束流位置信息[4]。軟件無(wú)線電是針對(duì)無(wú)線通信領(lǐng)域提出的架構(gòu)，其核心思想是把硬件作為一個(gè)開發(fā)平臺(tái)，將盡可能多的數(shù)據(jù)處理和算法功能用軟件來(lái)實(shí)現(xiàn)[5]。與傳統(tǒng)模擬處理架構(gòu)相比，基于軟件無(wú)線電架構(gòu)的測(cè)量系統(tǒng)有動(dòng)態(tài)范圍寬、信噪比高、模塊化接口、易于操作和管理等優(yōu)點(diǎn)。基于軟件無(wú)線電架構(gòu)的束流位置處理器逐漸成為電子束流位置測(cè)量的主流方案[6,7]。

1.2 束流位置處理器硬件構(gòu)成

圖1為基于軟件無(wú)線電架構(gòu)的束流位置測(cè)量系統(tǒng)的原理框圖。位置探頭信號(hào)在射頻(RF)模塊完成預(yù)處理，預(yù)處理后的信號(hào)在模數(shù)轉(zhuǎn)換模塊中(ADC)數(shù)字化，數(shù)字化后的信號(hào)在基于 FPGA(Field Programmable Gate Arrays)的數(shù)字處理器中完成信號(hào)處理算法，處理器使用基于ARM內(nèi)核的嵌入式處理器為數(shù)據(jù)采集系統(tǒng)。

圖1 DBPM系統(tǒng)框圖Fig.1 Schematic of the DBPM.

RF模塊由射頻預(yù)處理和校準(zhǔn)電路組成(圖2)。RF預(yù)處理模塊設(shè)計(jì)中心頻率為499.654 MHz，帶寬為10–20 MHz。RF預(yù)處理模塊包括由LC低通濾波器和聲表面波(SAW)帶通濾波器構(gòu)成的濾波電路，以及射頻功率放大器、固定衰減器和數(shù)控可調(diào)衰減器組成的增益控制電路。RF模塊設(shè)計(jì)最大放大倍數(shù)為60 dB，可調(diào)衰減值為63 dB，最小調(diào)節(jié)步長(zhǎng)0.5 dB，輸出功率(1 dB壓縮點(diǎn))為16 dBm。

圖2 RF電路模塊原理框圖Fig.2 Schematic of RF module.

校準(zhǔn)電路用于校準(zhǔn)由于四通道器件的性能不一致導(dǎo)致的四通不對(duì)稱。校準(zhǔn)電路由標(biāo)準(zhǔn)校準(zhǔn)信號(hào)源、四路功分器、多路射頻開關(guān)和邏輯控制電路組成。標(biāo)準(zhǔn)校準(zhǔn)信號(hào)源是頻率為500 MHz的正弦信號(hào)，輸出信號(hào)強(qiáng)度為–50～0 dBm。

ADC模塊完成對(duì)RF預(yù)處理后的信號(hào)數(shù)字化，數(shù)據(jù)采集方法為射頻帶通采樣，按逐圈位置分辨率好于10 μm，束流位置參數(shù)K=10 mm，以及過采樣速率為169倍估算，ADC在奈奎斯特帶寬的有效位數(shù)需優(yōu)于8 bit。上海光源設(shè)計(jì)RF頻率為499.654 MHz，電子儲(chǔ)存環(huán)最多有720束團(tuán)，則儲(chǔ)存環(huán)回旋頻率=499.654/720=693.964 kHz[8]。ADC的采樣時(shí)鐘頻率須同時(shí)滿足三個(gè)條件：(1) 采樣時(shí)鐘為回旋頻率的整數(shù)倍；(2) 符合帶通采樣定理無(wú)頻譜混疊；(3)采樣后中心頻率盡可能位于奈奎斯(Nyquist)區(qū)間中心。因此，選擇117.2799 MHz作為儲(chǔ)存環(huán)BPM處理器ADC的采樣時(shí)鐘。

ADC電路由四路獨(dú)立的采集通道組成，時(shí)鐘采用數(shù)字鎖相環(huán)(PLL)方式與加速器機(jī)器時(shí)鐘同步。采樣芯片采用Analog Device公司的AD9461，芯片的轉(zhuǎn)換速率設(shè)置為117.2799 MHz，轉(zhuǎn)換精度為16 bit，模擬帶寬為650 MHz，輸入電壓峰峰值為3.4 V。芯片主要缺點(diǎn)是功耗過大(2.2 W)，需要采取專用散熱措施[9]。

數(shù)字處理母板模塊實(shí)現(xiàn)信號(hào)處理和數(shù)據(jù)獲取功能(圖3)。

圖3 數(shù)字母板模塊Fig.3 Schematic of digital processor module.

數(shù)字處理母板以Xilinx公司的Virtex5為信號(hào)處理核心器件，擴(kuò)展了信號(hào)存儲(chǔ)、傳輸電路和時(shí)鐘、觸發(fā)輸入信號(hào)接口。模塊使用 DDRII SRAM 作為ADC原始數(shù)據(jù)的緩存器件，DDR2 SDRAM作為逐圈(Turn-By-Turn)數(shù)據(jù)緩存器件，千兆以太網(wǎng)作為快軌道反饋數(shù)據(jù)接口，直接與FPGA進(jìn)行高速數(shù)據(jù)交換。數(shù)字板使用一片CPLD完成對(duì)FPGA的配置，同時(shí)協(xié)助FPGA完成對(duì)RF、ADC模塊中邏輯控制。數(shù)字母板用Samsung公司生產(chǎn)的基于ARM11內(nèi)核的S3C6410作為嵌入式控制器，控制器通過SMC接口與FPGA交換數(shù)據(jù)，同時(shí)擴(kuò)展100 M以太網(wǎng)用于組成分布式工業(yè)以太網(wǎng)[10]。處理器移植基于Linux內(nèi)核的嵌入式操作系統(tǒng)，移植EPICS分布式操作軟件組成分布式控制系統(tǒng)。

1.3 數(shù)字處理器中信號(hào)處理算法

處理器以FPGA為信號(hào)處理的硬件平臺(tái)，完成束流位置和系統(tǒng)通道不一致性校準(zhǔn)算法。束流的位置信息被調(diào)制在探頭的幅度信號(hào)中，信號(hào)處理的第一步是解調(diào)出幅度信號(hào)。處理器使用數(shù)字下變頻(DDC)和坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算方法(Cordic)解調(diào)探頭的幅度信息?；跀?shù)字 DDC幅度解調(diào)程序框圖如圖4所示[11]。數(shù)字化后的探頭信號(hào)分成兩路：一路與正弦信號(hào)相乘(I通道)，一路與同頻率的余弦信號(hào)相乘(Q通道)。其中正弦和余弦信號(hào)為本振信號(hào)源，使用數(shù)字控制振蕩器(Numerical Controlled Oscillator)實(shí)現(xiàn)。I、Q兩路信號(hào)通過后續(xù)的濾波、抽取，將射頻信號(hào)搬移到直流(低頻)，用Cordic算法完成平方和開放運(yùn)算，最終得到幅度信息[12]。解調(diào)后的四路幅度信息由差比和歸一化得位置信息。

校準(zhǔn)電路用于修正四通道電路中RF和ADC電路器件不一致性造成的通道不對(duì)稱，校準(zhǔn)流程如圖5所示。在校準(zhǔn)模式下使用RF板自帶信號(hào)源作為處理器的輸入，探頭信號(hào)與射頻板輸入斷開。輸入的標(biāo)準(zhǔn)信號(hào)經(jīng)RF和ADC電路處理和轉(zhuǎn)換后進(jìn)入數(shù)字母板，在數(shù)字母板上用FPGA完成校準(zhǔn)算法，獲得四個(gè)通道的校準(zhǔn)因子并存儲(chǔ)。正常運(yùn)行模式下，探頭信號(hào)為處理器的輸入，關(guān)閉校準(zhǔn)信號(hào)源并使其與RF輸入斷開。在數(shù)字處理母板計(jì)算束流位置時(shí)，調(diào)用校準(zhǔn)因子修正各個(gè)通道的幅度信息[13]。

圖4 基于DDC幅度解調(diào)框圖Fig.4 Schematic of DDC.

圖5 校準(zhǔn)流程框圖Fig.5 Flow chart of calibration.

2 實(shí)驗(yàn)測(cè)試

RF模塊和ADC模塊在實(shí)驗(yàn)室中用標(biāo)準(zhǔn)信號(hào)源進(jìn)行性能測(cè)試。采用Rohde & Schwarz 公司生產(chǎn)的型號(hào)為SMA 100A的RF信號(hào)發(fā)生器模擬探頭輸出信號(hào)，使用Tektronix 公司的RSA6114A頻譜儀進(jìn)行RF參數(shù)測(cè)量、Agilent 公司的N5230A網(wǎng)絡(luò)分析儀測(cè)試RF模塊的頻率響應(yīng)。

2.1 射頻與ADC模塊測(cè)試

RF模塊的測(cè)試參數(shù)為模塊的頻譜響應(yīng)和動(dòng)態(tài)范圍。實(shí)驗(yàn)室測(cè)試中使用網(wǎng)絡(luò)分析儀測(cè)試射頻電路模塊的頻譜響應(yīng)，測(cè)試結(jié)果如圖6所示。RF模塊中心頻率為499.654 MHz時(shí)，3 dB帶寬約為12 MHz，均滿足設(shè)計(jì)要求。

動(dòng)態(tài)范圍用于評(píng)估處理器的輸入信號(hào)功率范圍(對(duì)應(yīng)于電子加速器的不同模式)。測(cè)試時(shí)使用功率為–67、–35、–3 dBm的正弦信號(hào)作為輸入，改變數(shù)控衰減器以控制電路增益，測(cè)試RF模塊的輸入輸出相應(yīng)曲線(圖7)，其中橫坐標(biāo)為射頻前端電路衰減值，縱坐標(biāo)為前端電路輸出功率。RF模塊的最大輸出功率(1 dB壓縮點(diǎn))為16 dBm。最大增益約為61 dB，最大衰減為63 dB，滿足–60 ～ –3 dBm動(dòng)態(tài)范圍的輸入。

圖6 RF模塊頻率響應(yīng)Fig.6 Frequency response of the RF module.

圖7 RF模塊動(dòng)態(tài)范圍測(cè)試Fig.7 Dynamic range of the RF module.

ADC模塊在系統(tǒng)中完成了信號(hào)從模擬到數(shù)字的轉(zhuǎn)換，其性能直接影響處理器的精度。其中ADC的噪聲水平和非線性直接影響處理器的分辨率。測(cè)試的主要參數(shù)為 ADC的噪聲相關(guān)參數(shù)和非線性相關(guān)參數(shù)，信噪比(SNR)，二次諧波(H2)、總諧波失真(THD)、無(wú)雜散動(dòng)態(tài)范圍(SFDR)以及噪聲和信納比(SINAD)。在滿幅度輸入時(shí)，在測(cè)試環(huán)境相同情況時(shí)，系統(tǒng)設(shè)計(jì)的ADC模塊以Analog Device公司的評(píng)估板(AD9461- LVDS/PCBZ)作為測(cè)試結(jié)果參考值，測(cè)試結(jié)果見表1[9]。ADC模塊的信噪比和非線性參數(shù)性能上接近或超過評(píng)估板的性能，滿足BPM信號(hào)處理器的需求。

表1 ADC模塊與評(píng)估板模塊測(cè)試性能參數(shù)Table 1 Parameters of ADC module and evaluation board.

2.2 整機(jī)位置分辨率測(cè)試

處理器整體測(cè)試使用信號(hào)源和功分器模擬探頭信號(hào)，信號(hào)源輸出頻率為499.654 MHz(SSRF加速器RF頻率)的正弦信號(hào)，輸出功率為–60 ～ 0 dBm。采集處理器的逐圈數(shù)據(jù)，計(jì)算標(biāo)準(zhǔn)差(STD)評(píng)估處理器的電子學(xué)分辨率。圖8給出了X、Y方向處理器電子學(xué)分辨率，當(dāng)輸入大于–30 dBm時(shí)，電子學(xué)分辨率優(yōu)于1.5 μm，超過預(yù)期目標(biāo)；當(dāng)輸入大于–25 dBm時(shí)，分辨率達(dá)亞微米量級(jí)。

2.3 處理器熱負(fù)載分布情況評(píng)估

處理器中射頻模塊的功率放大器和模數(shù)轉(zhuǎn)換模塊的 ADC有較高的功率，測(cè)量電路的熱分布可為后續(xù)電路優(yōu)化和散熱方案提供參考，為處理器長(zhǎng)期穩(wěn)定運(yùn)行提供基礎(chǔ)。在 24°C左右環(huán)境下，用熱像儀掃描電路板表面。由圖9(a)可知，輸入功率從–50 dBm增至0 dBm時(shí)，電路溫度分布變化很小，即射頻輸入功率對(duì)電路模塊熱分布影響較小。在使用風(fēng)扇作為散熱設(shè)備時(shí)，射頻電路模塊的最高溫度從42oC降到38oC左右，電路板整體溫度分布向低溫方向移動(dòng)。由圖9(b)可知，無(wú)散熱風(fēng)扇時(shí) ADC模塊最高溫度達(dá)60oC，若長(zhǎng)期在此溫度下運(yùn)行，模塊穩(wěn)定性將降低甚至損害ADC芯片。有散熱風(fēng)扇時(shí)，模塊最高溫度能有效控制在43oC以下，溫度分布向低溫方向有較大偏移，整體溫度分布更加合理。

圖8 處理器逐圈位置電子學(xué)分辨率Fig.8 Resolution ratio of DBPM in lab.

圖9 射頻電路模塊(a)和ADC電路模塊(b)熱分布圖Fig.9 Thermal distribution of RF module and ADC module.

3 束流實(shí)驗(yàn)

束流實(shí)驗(yàn)在上海光源儲(chǔ)存環(huán)上完成，測(cè)試束流信號(hào)從電子儲(chǔ)存環(huán)C16單元8號(hào)紐扣BPM探頭引出。在多束團(tuán)填充(500束團(tuán))模式、水平和垂直方向工作點(diǎn)為22.22及11.29的條件下，固定信號(hào)處理的衰減值為51dB，多次測(cè)量得到逐圈位置數(shù)據(jù)空間分辨率(圖10)。在平均流強(qiáng)大于150 mA(對(duì)應(yīng)信號(hào)功率約–10 dBm)時(shí)，空間位置分辨率優(yōu)于2 μm。

為驗(yàn)證該處理器是否能夠檢測(cè)到真實(shí)的束流橫向運(yùn)動(dòng)，在儲(chǔ)存環(huán)注入期間采集了500 K樣本的逐圈位置數(shù)據(jù)，經(jīng)計(jì)算獲得的頻譜如圖11所示。儲(chǔ)存環(huán)的能量振蕩和分別在水平、垂直方向的橫向震蕩峰，尋峰可知水平和垂直方向橫向振蕩頻率分別為0.1583、0.2018 kHz，與加速器實(shí)際運(yùn)行參數(shù)一致。

圖10 處理器束流逐圈位置分辨率Fig.10 Resolution ratio of DBPM in SSRF.

圖11 上海光源存儲(chǔ)環(huán)注入期間束流位置頻譜Fig.11 Frequency spectrum of SSRF storage ring injecting.

4 結(jié)語(yǔ)

基于軟件無(wú)線電架構(gòu)的新型 BPM 位置處理器已完成聯(lián)調(diào)及性能測(cè)試，實(shí)驗(yàn)測(cè)試電子學(xué)分辨率優(yōu)于1.5 μm (輸入大于–30 dBm)。在現(xiàn)場(chǎng)測(cè)試逐圈分辨率優(yōu)于2 μm，在儲(chǔ)存環(huán)注入過程中能夠準(zhǔn)確的觀察到束流應(yīng)有的物理現(xiàn)象。處理器主要性能均達(dá)到預(yù)期設(shè)計(jì)指標(biāo)，后續(xù)主要工作集中于算法的優(yōu)化和處理器散熱方案設(shè)計(jì)等相關(guān)功能的進(jìn)一步完善。

1 冷用斌, 易星, 賴龍偉, 等. 新型數(shù)字BPM信號(hào)處理器研制進(jìn)展. 核技術(shù), 2011, 34(5): 326–330 LENG Yongbin, Yi Xing LAI Longwei,et al. The development of a new digital BPM processor[J]. Nucl Tech, 2011, 34(5): 326–330

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