劉 旸，唐 冬，孔 明

(中國電子科技集團(tuán)公司第四十七研究所，沈陽 110032)

1 引言

采用N 型襯底，準(zhǔn)雙阱工藝的CMOS 電路在工作時(shí)N 型襯底接高電位，P 阱接低電位。而研究中的CMOS 電路需要在部分P 阱接高電位，屬于多電位電路。為了滿足這一要求，需采用外延片做隔離的方式，形成隔離島滿足部分P 阱接高電位的需求，避免其對(duì)整個(gè)電路造成影響。

2 工藝結(jié)構(gòu)

外延MOS 結(jié)構(gòu)在MOS 工藝中是一種常用的結(jié)構(gòu)，采用的外延結(jié)構(gòu)為同型的低阻襯底、高阻外延。這種結(jié)構(gòu)可以降低α 粒子輻照引起的軟失效率，提高電路速度，解決CMOS 電路的閂鎖問題，提高少子壽命。在VDMOS、BiCMOS 工藝中都已得到廣泛應(yīng)用。而本次研究中討論的CMOS 外延工藝只是為了滿足CMOSIC 中多電位電路的電位需求，因此選用了在P 型高阻襯底上做N 型高阻外延的外延結(jié)構(gòu)。

由于本研究中的電路屬于CMOS 工藝，不需要在外延下做埋層，且埋層會(huì)在外延生長過程中帶來層錯(cuò)等缺陷，還易與外延產(chǎn)生過渡區(qū)，不僅會(huì)影響襯底的電阻，還會(huì)將過渡區(qū)形成的高低結(jié)引入電場。因此本電路中沒有埋層工藝，工藝結(jié)構(gòu)如圖1 所示。

圖1 外延結(jié)構(gòu)

3 工藝試驗(yàn)

為了與常規(guī)CMOS 工藝兼容，選用了電阻率為(3－6)Ω·cm的外延層。由于外延層厚度必須大于P 阱結(jié)深與固定的P 阱與外延層擊穿電壓下的勢(shì)壘區(qū)寬度之和，即:

已知P 阱結(jié)深xj＜4μm，需計(jì)算。通過帶埋層的外延層穿通電壓公式:

3.1 具體實(shí)驗(yàn)內(nèi)容

具體實(shí)驗(yàn)方法是在外延片上進(jìn)行隔離及P 阱的光刻、注入。通過改變注入劑量和推結(jié)時(shí)間調(diào)整合適的工藝條件。實(shí)驗(yàn)步驟如圖2 所示。

圖2 實(shí)驗(yàn)步驟

3.2 實(shí)驗(yàn)過程

(1)首先選取外延厚度為6μm－7μm的外延片，在表面進(jìn)行劑量為1.5E13的硼注入。推結(jié)時(shí)間為4 小時(shí)時(shí)就已經(jīng)隔離透，注入?yún)^(qū)與襯底已呈電阻特性，隔離島間擊穿電壓為40V。將試驗(yàn)片進(jìn)行磨結(jié)、染色，隔離區(qū)結(jié)深為3.6μm。在外延厚度為6μm－7μm的情況下，這個(gè)結(jié)果是不可能產(chǎn)生的。因此，對(duì)外延片進(jìn)行了測試。

通過廠家給定的電阻率用四探針測試，外延層厚度為6μm－7μm的外延片，實(shí)測外延層厚度為3.46μm，符合實(shí)驗(yàn)結(jié)果。但這個(gè)外延厚度遠(yuǎn)達(dá)不到工藝要求。通過分析，應(yīng)該是N、P 型高阻之間存在過寬的空間電荷區(qū)，造成有效外延層厚度偏薄。為此，將外延層厚度增加為8μm－9μm，重新進(jìn)行實(shí)驗(yàn)。

(2)將外延厚度為8.98μm的外延片，在表面進(jìn)行劑量為1.5E13的硼注入。推結(jié)時(shí)間為4 小時(shí)。推結(jié)后測試，注入?yún)^(qū)與襯底呈電阻特性，隔離島間擊穿電壓為40V。該片已隔透。

由于外延層厚度雖然增加，但在同樣的實(shí)驗(yàn)條件下，其隔離特性卻未發(fā)生變化，這種情況并不合理。因此更換了外延供應(yīng)商，并將外延層厚度要求改為有效外延層厚度為7μm－8μm的外延片。實(shí)際外延片的外延層厚度為10.45μm。

(3)外延厚度為10μm 以上的外延片，硼注入劑量為1.5E13，阱推時(shí)間4 小時(shí)時(shí)未隔離透，注入?yún)^(qū)與襯底間擊穿電壓為100V 以上。補(bǔ)推9 小時(shí)后，仍未隔透，注入?yún)^(qū)與襯底間擊穿電壓為25V 以上。將該片進(jìn)行磨結(jié)、染色，其注入?yún)^(qū)推進(jìn)深度為6.9μm。

(4)外延厚度為10μm 以上的外延片，將硼注入劑量更改為5E13，進(jìn)行12 小時(shí)阱推，注入?yún)^(qū)與襯底呈電阻特性，該片隔離透。將該片進(jìn)行磨結(jié)、染色，其注入?yún)^(qū)推進(jìn)深度為7.8μm。

通過這(3)、(4)兩次實(shí)驗(yàn)的結(jié)果可以推測，外延厚度為10μm 以上的外延片的有效外延厚度滿足7μm－8μm的預(yù)期，其實(shí)驗(yàn)結(jié)果證明此種厚度的外延片可以滿足常規(guī)CMOS 工藝要求，且其隔離工藝可以與CMOS 工藝兼容。

具體注入劑量及阱推時(shí)間如下:

表1 外延實(shí)驗(yàn)內(nèi)容

(5)為了確定隔離區(qū)橫向擴(kuò)展寬度，進(jìn)一步確定設(shè)計(jì)規(guī)則，將(4)步實(shí)驗(yàn)進(jìn)行模擬以確定隔離區(qū)橫向擴(kuò)展寬度。

根據(jù)圖3 結(jié)果，最終確定10.45μm 外延層厚度的試驗(yàn)片在隔離透的情況下，橫向擴(kuò)展為6.2μm。

4 結(jié)束語

通過對(duì)高阻襯底、高阻外延CMOS 工藝的研究發(fā)現(xiàn)，同型的高阻外延層與襯底間雖不存在雜質(zhì)上反形成的過渡區(qū)，但卻存在過大的空間電荷區(qū)。通過這次實(shí)驗(yàn)，確定了CMOS 外延工藝中有效外延層厚度的選擇方法，為今后開展多電位、準(zhǔn)雙阱CMOS電路的研究打下基礎(chǔ)。

圖3 隔離注入工藝模擬結(jié)果

本工作得到了陳桂梅教授及主持測試、模擬工作的各位同仁的關(guān)心和支持，在此謹(jǐn)致謝意。

［1］孫膺九.MOS 硅外延技術(shù)［J］.電子科學(xué)技術(shù)，1982(1):50－52.

［2］李養(yǎng)賢，鞠玉林.P ＜100 ＞Si 襯底晶向偏離度對(duì)外延埋層圖形畸變的影響［J］.半導(dǎo)體學(xué)報(bào)，，17(4):241－244.