上海交通大學(xué)電子工程系 王 佶

1.引言

串?dāng)_在電子學(xué)上是指兩條信號線之間的耦合現(xiàn)象。電容性耦合會引發(fā)耦合電流，而電感性耦合則引發(fā)耦合電壓。根據(jù)麥克斯韋定律，只要有電流的存在，就會有磁場存在，磁場之間的干擾就是串?dāng)_的來源。

2.串?dāng)_的危害

接下來，我們以一塊板卡中出現(xiàn)的數(shù)據(jù)丟包問題，來說明串?dāng)_對信號品質(zhì)的影響，以及對整個電路系統(tǒng)的危害。筆者遇到過一塊板卡，在常溫下數(shù)據(jù)傳輸是正常的，高低溫的時候，出現(xiàn)了數(shù)據(jù)丟包的現(xiàn)象，查看發(fā)生數(shù)據(jù)丟包的差分信號線的眼圖，發(fā)現(xiàn)丟包數(shù)據(jù)線的眼圖很差，如圖1所示：

圖1 發(fā)生丟包的數(shù)據(jù)線對應(yīng)的眼圖

為了查找數(shù)據(jù)丟包的原因，用Sigrity PowerSI軟件對丟包的數(shù)據(jù)線Lane3，提取了其插損、回損、串?dāng)_、ICR（Insertion to crosstalk ratio），參照IEEE802.3ap標(biāo)準(zhǔn)，將提取出來的參數(shù)和IEEE802.3ap標(biāo)準(zhǔn)中規(guī)定的最低限進行比對，以期能找到數(shù)據(jù)丟包的原因。

2.1 IEEE802.3ap標(biāo)準(zhǔn)

IEEE802.3ap標(biāo)準(zhǔn)中，關(guān)于ICR的計算如下：

IEEE802.3ap標(biāo)準(zhǔn)中，關(guān)于crosstalk的計算見式7，其中PSFEXT是NEXT和FEXT的功率之和。

2.2 仿真準(zhǔn)備

此板卡的PCB為20層，所用PCB材料為MEGTRON4，介電常數(shù)3.9。

2.3 仿真過程和結(jié)果

我們找到離Lane3最近的同層信號線、相鄰層信號線、換層過孔，作為干擾源，一共找了10條信號線，這10條信號線加上Lane3本身的兩條信號線，總共有12條信號線，將其設(shè)為24個port。在Sigrity中提取這些干擾源對Lane3中的差分信號線中N/P各自的串?dāng)_，導(dǎo)出S24P參數(shù)，將其導(dǎo)入到ADS中，然后利用ADS中的合并功能，合并出這些干擾源各自對Lan3中差分對的串?dāng)_（不是對N/P單獨的干擾，而是對N/P組成的差分對的串?dāng)_）。

再結(jié)合IEEE802.3ap標(biāo)準(zhǔn)中的公式，在excel中設(shè)計公式，計算出Lane3的插損、串?dāng)_、ICR，并與IEEE802.3ap中對插損、串?dāng)_、ICR規(guī)定的最低限進行比對，比對結(jié)果見圖2、3、4：

圖2 S12（紅色為IEEE802.3ap標(biāo)準(zhǔn)中規(guī)定的最低限；藍色為實際的S12）

圖3 Crosstalk

圖4 ICR(Insertion to crosstalk ratio)

從圖2、3、4中可以看出，發(fā)生數(shù)據(jù)丟包的Lane3，其S參數(shù)，是能滿足IEEE802.3中的相關(guān)標(biāo)準(zhǔn)的，說明信號線本身的品質(zhì)是不錯的，但是其串?dāng)_和ICR比較差，說明其同層和相鄰層的信號線，對它的串?dāng)_比較大，從而導(dǎo)致的眼圖張不開，進而出現(xiàn)數(shù)據(jù)丟包的現(xiàn)象。

2.4 解決辦法

減小串?dāng)_的方法有以下幾種：(1)增加信號路徑之間的間距；(2)用平面作為返回路徑；(3)使耦合長度盡量短；(4)在帶狀線層布線；(5)減小信號路徑的特性阻抗；(6)使用介電常數(shù)較低的疊層；(7)在封裝和接插件中不要共用返回引腳；(8)使用兩端和整條線上有短路過孔的防護布線。

針對這塊板卡的實際情況，采取了以下的措施：(1)加大Lane3與同層信號線、過孔、shape的距離，讓距離大于其4倍的線寬。(2)Lane3位于第13層，跟第14層的信號線有重合的情況，為了減小其相鄰層的耦合，在L13和L14之間加一個GND層，為了保持總層數(shù)為偶數(shù)，在L10和L11之間也加一個GND層，以保持其對稱性。

對改善之后的Lane3進行仿真，其ICR和Crosstalk得到顯著改善，完成PCB打板和貼片后，對PCB進行實際量測，其眼圖明顯改善，且高低溫的時候也不丟包，可見，此次丟包正是由于串?dāng)_而引起的。

圖5 做了抗串?dāng)_處理后的Lane3眼圖

3.結(jié)束語

本文先闡述了串?dāng)_的概念，和PCB中串?dāng)_產(chǎn)生的機理。其次，結(jié)合工程實踐中，一塊板卡中出現(xiàn)的數(shù)據(jù)丟包現(xiàn)象，說明串?dāng)_對信號品質(zhì)的危害和對整個電路功能高品質(zhì)實現(xiàn)的危害。最后，結(jié)合既往設(shè)計經(jīng)驗，同時參照IEEE802.3ap標(biāo)準(zhǔn)，提出了減小串?dāng)_的方法，并據(jù)此方法進行改版，對改版后的PCB測量其眼圖，并做高低溫測試，發(fā)現(xiàn)眼圖效果良好，且數(shù)據(jù)能正常傳輸，未發(fā)生丟包，故而證明文中提出的方法是可行的。

[1]吳昊,陳少昌,王杰玉.高速數(shù)字系統(tǒng)的串?dāng)_問題分析[J].現(xiàn)代電子技術(shù),2009(01):170-173.

[2]曾愛鳳,王海鵬.板級互連線的串?dāng)_規(guī)律研究與仿真[J].電子測量技術(shù),2010,33(8):9-10.

[3]李朝輝.基于RLC模型的集成電路互連線串?dāng)_估計[J].電子測量技術(shù),2008,31(5):49-51.

[4]李世文,王貴.多導(dǎo)體傳輸線間的串?dāng)_分析與仿真[J].聲學(xué)與電子工程,2009(02):31-33.

[5]王強,沙斐.平行雙線串?dāng)_的分析[J].電子測量與儀器學(xué)報,2009,22(6):75-77.