基于多FPGA的高速尺寸測(cè)量系統(tǒng)設(shè)計(jì)

陳 杰，潘晉孝，劉 賓，陳 平，2

(1.中北大學(xué)電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，山西太原030051; 2.中國(guó)科學(xué)院自動(dòng)化研究所，北京100190)

基于多FPGA的高速尺寸測(cè)量系統(tǒng)設(shè)計(jì)

陳 杰1，潘晉孝1，劉 賓1，陳 平1，2

(1.中北大學(xué)電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，山西太原030051; 2.中國(guó)科學(xué)院自動(dòng)化研究所，北京100190)

針對(duì)傳統(tǒng)尺寸測(cè)量系統(tǒng)處理速度慢、測(cè)量精度低等問(wèn)題，設(shè)計(jì)了一種基于多FPGA技術(shù)和高靈敏度線陣CCD圖像采集單元的高速尺寸測(cè)量系統(tǒng)。該系統(tǒng)采用延遲鎖相環(huán)技術(shù)實(shí)現(xiàn)時(shí)鐘同步，調(diào)用FPGA內(nèi)部存儲(chǔ)器IP核，并引入乒乓操作的異步FIFO設(shè)計(jì)對(duì)數(shù)據(jù)進(jìn)行緩存，再由接口電路傳輸至上位機(jī)，實(shí)現(xiàn)對(duì)多參數(shù)物體測(cè)量。各子模塊功能均在Xilinx FPGA的編譯環(huán)境ISE中進(jìn)行綜合，使用MODELSIM工具進(jìn)行時(shí)序仿真。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)可以滿(mǎn)足高精度、高速實(shí)時(shí)測(cè)量的要求。

尺寸測(cè)量;多FPGA;延遲鎖相環(huán);時(shí)鐘同步;線陣CCD;乒乓操作

隨著自動(dòng)化制造系統(tǒng)在各行各業(yè)的廣泛應(yīng)用，測(cè)量技術(shù)向著高精度化、高速度化和智能化方向發(fā)展，傳統(tǒng)測(cè)量技術(shù)已經(jīng)無(wú)法滿(mǎn)足現(xiàn)代制造技術(shù)的要求［1］。目前大多數(shù)廠家進(jìn)行工件測(cè)量，通常是人工測(cè)量，并手工記錄數(shù)據(jù)，這樣不僅誤差大、效率低，而且在環(huán)境比較惡劣的情況下，例如高溫鑄造的工件，人工測(cè)量根本無(wú)法實(shí)現(xiàn)。

針對(duì)上述問(wèn)題，本文提出了一種快速、準(zhǔn)確的非接觸式測(cè)量方法以適應(yīng)生產(chǎn)檢測(cè)的需求。近年來(lái)，對(duì)于多FPGA系統(tǒng)的硬件開(kāi)發(fā)技術(shù)已經(jīng)應(yīng)用到很多方面，例如大數(shù)運(yùn)算［2］以及航天計(jì)算處理［3］，與以往的單FPGA系統(tǒng)相比，系統(tǒng)的處理速度、靈活性明顯增強(qiáng)。而機(jī)器視覺(jué)技術(shù)由于可以實(shí)現(xiàn)對(duì)物體的非接觸式測(cè)量，伴隨數(shù)字圖像技術(shù)得到快速發(fā)展［4］，本文將多FPGA技術(shù)和機(jī)器視覺(jué)技術(shù)相結(jié)合，設(shè)計(jì)一種基于多FPGA的測(cè)量系統(tǒng)，該系統(tǒng)首先通過(guò)CCD采集物體尺寸信息，用多塊FPGA去控制和保存圖像信息，最終達(dá)到快速高精度測(cè)量。該方法簡(jiǎn)單易行，提高了測(cè)試精度和準(zhǔn)確性，而且上位機(jī)直觀顯示在很大程度上方便多參數(shù)物體的數(shù)據(jù)管理。

1 系統(tǒng)總體設(shè)計(jì)

高速尺寸測(cè)量系統(tǒng)的軟硬件電路由信號(hào)采集電路、存儲(chǔ)電路、多塊FPGA的時(shí)鐘電路和上位機(jī)組成。信號(hào)采集電路主要是CCD采集圖像信息輸出，并經(jīng)過(guò)A/D量化成數(shù)字信號(hào);存儲(chǔ)電路主要是調(diào)用FPGA芯片內(nèi)部存儲(chǔ)器IP核，采用乒乓操作進(jìn)行數(shù)據(jù)緩存;時(shí)鐘電路主要解決多塊FPGA通信過(guò)程中同步問(wèn)題;上位機(jī)主要是將測(cè)量結(jié)果直觀顯示出來(lái)。系統(tǒng)框圖和機(jī)械結(jié)構(gòu)示意圖分別如圖1和圖2所示。

當(dāng)被測(cè)物體放置在傳送帶上時(shí)，啟動(dòng)開(kāi)始按鈕，傳送帶開(kāi)始以恒定速度轉(zhuǎn)動(dòng)，在從FPGA的時(shí)鐘信號(hào)驅(qū)動(dòng)下，CCD開(kāi)始采集圖像信息并輸出模擬信號(hào)，經(jīng)A/D轉(zhuǎn)換成數(shù)字信號(hào)，再由從FPGA以乒乓操作的寫(xiě)方式將數(shù)字信號(hào)存儲(chǔ)在兩塊FPGA內(nèi)部的RAM中，然后再以讀方式將數(shù)據(jù)寫(xiě)在主FPGA內(nèi)部的RAM中，最終通過(guò)接口電路將圖像信息傳輸至上位機(jī)，保存數(shù)據(jù)并實(shí)時(shí)顯示測(cè)量結(jié)果。

圖1 系統(tǒng)框圖

圖2 機(jī)械結(jié)構(gòu)示意圖

2 系統(tǒng)軟硬件設(shè)計(jì)

2.1 圖像采集單元

為了實(shí)現(xiàn)采集高分辨率、高速圖像的要求，系統(tǒng)采用了東芝公司的高速CCD芯片，型號(hào)為T(mén)CD1304AP。它是一種雙溝道線陣CCD，包括3 648個(gè)像敏單元，驅(qū)動(dòng)時(shí)鐘頻率為0.8～4.0 MHz，并帶有電子快門(mén)和采樣保持電路。TCD1304AP比普通CCD芯片多了一個(gè)光積分控制柵，它是由驅(qū)動(dòng)脈沖ICG控制，只有ICG為高電平時(shí)，積分柵才能使感光像元陣列產(chǎn)生的光電流在積分柵形成的存儲(chǔ)陣列中積累，所以通過(guò)控制ICG即可控制曝光時(shí)間。

當(dāng)復(fù)位脈沖信號(hào)ICG的下降沿到來(lái)時(shí)，同時(shí)幀轉(zhuǎn)移信號(hào)SH產(chǎn)生上升沿，并持續(xù)一段時(shí)間，且ICG低電平時(shí)間要長(zhǎng)，需保證SH信號(hào)的下降沿落在ICG的低電平上，當(dāng)ICG信號(hào)的上升沿來(lái)臨時(shí)，觸發(fā)電極開(kāi)始輸出模擬信號(hào)，一次圖像信息采集完成。系統(tǒng)設(shè)置的驅(qū)動(dòng)時(shí)鐘頻率為2 MHz。MODELSIM時(shí)序仿真圖如圖3所示。

圖3 CCD時(shí)序仿真圖(截圖)

2.2 多FPGA系統(tǒng)時(shí)鐘同步設(shè)計(jì)

在多FPGA系統(tǒng)中，不同時(shí)鐘域的時(shí)鐘信號(hào)延遲會(huì)造成時(shí)鐘偏差，進(jìn)而制約著系統(tǒng)的整體性能。在FPGA內(nèi)部，時(shí)鐘偏差一般通過(guò)時(shí)鐘樹(shù)來(lái)解決，但一些多塊FPGA系統(tǒng)設(shè)計(jì)的文獻(xiàn)［5］中，也有用外部時(shí)鐘樹(shù)來(lái)解決時(shí)鐘偏差的問(wèn)題。圖4所示為以3片F(xiàn)PGA時(shí)鐘為例的同步方案，該方法選擇合適的時(shí)鐘原點(diǎn)，來(lái)減少各個(gè)FPGA的時(shí)鐘偏差，這種方法雖結(jié)構(gòu)簡(jiǎn)單，但在尋找時(shí)鐘原點(diǎn)上有一定的難度，且由一個(gè)時(shí)鐘源對(duì)多FPGA提供時(shí)鐘時(shí)，會(huì)導(dǎo)致時(shí)鐘質(zhì)量下降。

圖4 3片F(xiàn)PGA同步方案

對(duì)此，利用數(shù)字延遲鎖相環(huán)(DLL)的延遲鎖定特性，對(duì)多FPGA系統(tǒng)的時(shí)鐘延遲進(jìn)行補(bǔ)償，可以減少多FPGA之間的時(shí)鐘偏差?；贒LL的多FPGA的系統(tǒng)同步方案如圖5所示。

圖5 基于DLL的時(shí)鐘同步方案

該方案中晶振產(chǎn)生的時(shí)鐘信號(hào)首先進(jìn)入FPGA1的延遲鎖相環(huán)DLL0，輸出時(shí)鐘，然后通過(guò)I/O口傳給FP-GA2，F(xiàn)PGA3的時(shí)鐘輸入端和自身反饋輸入端。FPGA1，F(xiàn)PGA2，F(xiàn)PGA3的全局時(shí)鐘分別由clk1，clk2，clk3提供。時(shí)鐘信號(hào)clk1，clk2，clk3之間的時(shí)鐘延遲即為時(shí)鐘偏差。分別計(jì)算clk1，clk2，clk3相對(duì)于時(shí)鐘輸入的偏差tclk1，tclk2和tclk3。公式為

式中:tCin為輸入時(shí)鐘管腳到DLL的時(shí)鐘延時(shí);tCout為DLL到時(shí)鐘輸出管腳延時(shí);tPCB為板級(jí)時(shí)鐘布線延時(shí);ttree時(shí)鐘樹(shù)上的延時(shí)。根據(jù)DLL時(shí)鐘延時(shí)鎖定原理［6］:由延遲模塊提供所需得延遲時(shí)間，使DLL的反饋輸入時(shí)鐘相位與參考時(shí)鐘的相位一致，實(shí)現(xiàn)同步?？芍?/p>

化簡(jiǎn)可得

由以上可知，F(xiàn)PGA1，F(xiàn)PGA2和FPGA3的時(shí)鐘相對(duì)于時(shí)鐘輸入來(lái)說(shuō)時(shí)鐘偏差是相等的，如圖6所示。分析延遲鎖相環(huán)結(jié)構(gòu)可知，DLL1，DLL2和DLL3分別為各自FPGA的時(shí)鐘補(bǔ)償電路，DLL將時(shí)鐘輸入clk、輸出時(shí)鐘I/O、電路板上的時(shí)鐘反饋線路放入時(shí)鐘反饋回路，從而補(bǔ)償由以上因素造成的時(shí)鐘偏差。

圖6 延遲鎖相的實(shí)現(xiàn)

3 信號(hào)存儲(chǔ)模塊設(shè)計(jì)

為實(shí)現(xiàn)高速測(cè)量的目的，存儲(chǔ)器的容量應(yīng)以足夠大，10 kHz采樣頻率，8 bit A/D量化，采集時(shí)間為2 s，加上采集單路信號(hào)和數(shù)據(jù)信號(hào)計(jì)算處理空間，所需要的存儲(chǔ)容量至少160 kbyte以上，進(jìn)行2通道數(shù)據(jù)采集至少要320 kbyte以上。傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)多采用Flash芯片作為存儲(chǔ)介質(zhì)［7］，芯片容量少、價(jià)格高，且讀寫(xiě)操作不能同時(shí)進(jìn)行;寫(xiě)操作時(shí)，讀操作進(jìn)行等待，直到寫(xiě)滿(mǎn)時(shí)才能開(kāi)始讀，讀操作時(shí)，寫(xiě)操作等待，直到讀空才能開(kāi)始寫(xiě)，這些問(wèn)題都會(huì)影響數(shù)據(jù)傳輸速度。利用乒乓操作的優(yōu)勢(shì)，可以實(shí)現(xiàn)高速存儲(chǔ)的目的。

乒乓操作是一種處理高速數(shù)據(jù)流的技巧，巧妙地運(yùn)用乒乓操作可以達(dá)到低速模塊處理高速數(shù)據(jù)流的效果。不使用外部存儲(chǔ)器，直接調(diào)用FPGA內(nèi)部FIFO IP核作為存儲(chǔ)器來(lái)完成大數(shù)據(jù)的數(shù)據(jù)流存儲(chǔ)，這樣有利于提高系統(tǒng)整體性能，節(jié)約系統(tǒng)資源。乒乓FIFO操作框圖如圖7所示。

圖7 乒乓FIFO操作框圖

多參數(shù)的數(shù)據(jù)流存儲(chǔ)流程描述如下:CCD采集到的圖像信息經(jīng)A/D量化后，首先進(jìn)入雙路選擇模塊，系統(tǒng)通過(guò)異步比較模塊判斷FIFO核中的空滿(mǎn)標(biāo)志，從而控制每塊FIFO的寫(xiě)指針和寫(xiě)使能;然后將數(shù)據(jù)流分配到2個(gè)數(shù)據(jù)緩存區(qū)，當(dāng)FPGA識(shí)別到第1塊FIFO為空時(shí)數(shù)據(jù)開(kāi)始存儲(chǔ)，為滿(mǎn)時(shí)切換至第2塊FIFO，這樣依次循環(huán)進(jìn)行寫(xiě)操作。同時(shí)當(dāng)判斷第1塊FIFO為滿(mǎn)時(shí)，數(shù)據(jù)開(kāi)始讀出，第1塊FIFO為空且第2塊FIFO為滿(mǎn)時(shí)，讀第2塊FIFO中的數(shù)據(jù)，這樣依次循環(huán)進(jìn)行讀操作。把2個(gè)FIFO模塊當(dāng)作一個(gè)整體，站在模塊兩端看數(shù)據(jù)，輸入和輸出數(shù)據(jù)流都是連續(xù)不斷的，從而達(dá)到高速處理數(shù)據(jù)的目的。

根據(jù)上述思路設(shè)計(jì)深度為16 bit，寬度為8 bit的異步FIFO，用 VHDL語(yǔ)言對(duì)各個(gè)模塊進(jìn)行編寫(xiě)，并在MODELSIM工具進(jìn)行時(shí)序仿真，其讀寫(xiě)時(shí)序圖分別如圖8、圖9所示。

圖8 寫(xiě)FIFO時(shí)序仿真(截圖)

圖9 讀FIFO時(shí)序仿真(截圖)

4 系統(tǒng)測(cè)試結(jié)果

為了驗(yàn)證所設(shè)計(jì)的測(cè)量系統(tǒng)的正確性和可行性，進(jìn)行了實(shí)際的采集、存儲(chǔ)，并使用VC編寫(xiě)上位機(jī)界面并顯示測(cè)量數(shù)據(jù)。在實(shí)驗(yàn)過(guò)程中，對(duì)長(zhǎng)500mm，寬10 mm，厚度為3 mm某工件物體進(jìn)行測(cè)量，測(cè)量結(jié)果如圖10所示。

圖10 上位機(jī)實(shí)時(shí)顯示結(jié)果(截圖)

通過(guò)多次實(shí)驗(yàn)，選取幾組測(cè)量數(shù)據(jù)如表1所示，數(shù)據(jù)結(jié)果表明該系統(tǒng)能夠快速、精確地采集物體多參數(shù)信息，并能在上位機(jī)實(shí)時(shí)顯示。同時(shí)，上位機(jī)顯示結(jié)果表明，與實(shí)際的參數(shù)信息相比，測(cè)量結(jié)果的誤差小于0.5 mm，實(shí)現(xiàn)高精度低成本的目標(biāo)。

表1 測(cè)量數(shù)據(jù) mm

5 結(jié)束語(yǔ)

本文設(shè)計(jì)了一種基于多FPGA的高速測(cè)量系統(tǒng)，能夠完成對(duì)傳送帶上目標(biāo)物體的長(zhǎng)度、寬度、厚度的高速、精確測(cè)量，測(cè)量結(jié)果誤差小于0.5 mm?；诙郌PGA的測(cè)量系統(tǒng)具有集成度高、硬件設(shè)備體積小、測(cè)量速度快等特點(diǎn)，可廣泛應(yīng)用于各種工業(yè)測(cè)量領(lǐng)域。

［1］單桂軍，胡偉.一種基于CCD的非接觸尺寸測(cè)量系統(tǒng)［J］.電視技術(shù)，2013，37(15):41-43.

［2］ ALEXAND F.A variable long-precision arithmetic unit design for reconfigurable coprocessor architectures［J］.Symposium on FPGAs for Custom Computing Machines，2010(2):216-255.

［3］ GRAHAM P，CAFFREY M，WIRTHLIN M，et al.Reconfigurable computing in space:from current technology to reconfigurable systemson-chip［C］//Proc.Aerospace Conference.Utah:IEEE Press，2003: 2399-2410.

［4］聶琨，蕭澤新.圖像處理技術(shù)在微小沖壓件尺寸測(cè)量中的應(yīng)用［J］.電視技術(shù)，2005，29(S1):156-158.

［5］張承暢.多FPGA系統(tǒng)關(guān)鍵問(wèn)題及應(yīng)用技術(shù)研究［D］.重慶:重慶大學(xué)，2011.

［6］黃翔.基于高性能FPGA應(yīng)用的DLL研究與設(shè)計(jì)實(shí)現(xiàn)［D］.西安:西安電子科技大學(xué)，2009.

［7］李劍，姚金杰.無(wú)線振動(dòng)傳感器網(wǎng)絡(luò)節(jié)點(diǎn)設(shè)計(jì)［J］.儀表技術(shù)與傳感器，2011(10):76-77.

陳 杰(1989—)，碩士研究生，主研精密測(cè)量以及信息處理;

潘晉孝(1966—)，教授，博士生導(dǎo)師，主研信號(hào)與信息處理、圖像重建;

劉 賓(1976—)，講師，主研精密測(cè)量及光電信息處理;

陳 平(1983—)，副教授，主研信號(hào)與信息處理、圖像重建。

Design of High-speed Size M easurement System Based on M ulti-FPGA

CHEN Jie1，PAN Jinxiao1，LIU Bin1，CHEN Ping1，2
(1.State Key Laboratory for Electronic Testing Technology，North University of China，Taiyuan 030051，China; 2.Institute of Automation，Chinese Academy of Sciences，Beijing 100190，China)

Traditional sizemeasurement system has problems of slow processing speed and low precision.To solve these problems，a high-speed sizemeasurement system based onmulti-FPGA and high sensitivity linear CCD is designed.The system uses the delay locked loop(DLL)technology to achieve clock synchronization，the internalmemory IP core of FPGA and ping-pong operation of asynchronous FIFO to storage data.At last，the data is transmitted to the host and the result is shown in the computer.Each module’s function is integrated in ISE Xilinx FPGA compiler environment.Timing is simulation with MODELSIM.Experiment results show that the system meets the requirements of real-timemeasurement ofhighspeed and high accuracy.

sizemeasurement;multi-FPGA;DLL;clock synchronization;linear CCD;ping-pong operation

TN919

A

?? 薇

2014-04-24

【本文獻(xiàn)信息】陳杰，潘晉孝，劉賓，等.基于多FPGA的高速尺寸測(cè)量系統(tǒng)設(shè)計(jì)［J］.電視技術(shù)，2014，38(23).

國(guó)家自然科學(xué)基金項(xiàng)目(61301259)