基于FPGA的E1信號(hào)校驗(yàn)電路的設(shè)計(jì)

孫玥　吳彬

【摘要】 針對(duì)通信中的基群信號(hào)傳輸校驗(yàn)問(wèn)題，本文提出了一種基于FPGA的E1信號(hào)校驗(yàn)分析電路的實(shí)現(xiàn)方法。根據(jù)ITU-T的相關(guān)規(guī)定，以E1信號(hào)為對(duì)象分析了CRC-4校驗(yàn)原理，采用VDHL語(yǔ)言完成建模和仿真運(yùn)行，在FPGA中較好地實(shí)現(xiàn)了信號(hào)的CRC-4校驗(yàn)。

【關(guān)鍵詞】 E1 FPGA CRC校驗(yàn)

在SDH網(wǎng)絡(luò)傳輸中，正確分析信號(hào)是必需的，且要求其能夠準(zhǔn)確、完整地對(duì)映射進(jìn)來(lái)的PDH信號(hào)進(jìn)行分析及處理。傳輸系統(tǒng)中E1信號(hào)是PDH數(shù)據(jù)的基本幀單元，為了判斷在傳輸過(guò)程中是否發(fā)生錯(cuò)誤，需要采用ITU-T規(guī)定的CRC校驗(yàn)，以便保證信號(hào)的正確傳輸。

本文提出了一種基于FPGA的E1信號(hào)校驗(yàn)分析電路。FPGA是當(dāng)今應(yīng)用最廣泛的可編程專用集成電路之一，具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，極大地提高了電子系統(tǒng)設(shè)計(jì)的靈活性和通用性。基于FPGA設(shè)計(jì)的E1數(shù)據(jù)校驗(yàn)電路，處理速度快、便于升級(jí)。

三、FPGA實(shí)現(xiàn)

本設(shè)計(jì)中，采用8位序列信號(hào)，生成CRC-4位校驗(yàn)碼。

根據(jù)校驗(yàn)原理，分別定義：clock為系統(tǒng)時(shí)鐘信號(hào)，nrst為復(fù)位信號(hào)，sda為8位有效輸入信號(hào)，datcrc_o為帶4位冗余的12位CRC校驗(yàn)碼輸出。

在接收端，根據(jù)信息碼和CRC碼之間所遵循的規(guī)則進(jìn)行檢驗(yàn)，以確定傳送中是否出錯(cuò)。接收方將接收到的二進(jìn)制序列數(shù)（包括信息碼和CRC碼）除以多項(xiàng)式，如果余數(shù)為0，則說(shuō)明傳輸中無(wú)錯(cuò)誤發(fā)生，否則說(shuō)明傳輸有誤。

四、結(jié)束語(yǔ)

本文以E1信號(hào)傳輸分析的設(shè)計(jì)為背景，著重闡述了基于FPGA的E1信號(hào)的CRC成幀實(shí)現(xiàn)方法。從 E1 幀結(jié)構(gòu)、CRC幀的RTL實(shí)現(xiàn)入手，仿真驗(yàn)證了校驗(yàn)結(jié)果。

采用 FPGA 來(lái)完成信號(hào)分析模塊的一體化設(shè)計(jì)，不僅可以提高系統(tǒng)的功能擴(kuò)展性和集成度，減少硬件和軟件設(shè)計(jì)的復(fù)雜度， 還可以縮短系統(tǒng)開(kāi)發(fā)周期，升級(jí)容易。本設(shè)計(jì)基本完成原理性開(kāi)發(fā)，形成應(yīng)用產(chǎn)品還需做很多工作。

參 考 文 獻(xiàn)

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