• 
    

    
    

      99热精品在线国产_美女午夜性视频免费_国产精品国产高清国产av_av欧美777_自拍偷自拍亚洲精品老妇_亚洲熟女精品中文字幕_www日本黄色视频网_国产精品野战在线观看 ?

      HINOC2.0系統(tǒng)中高速LDPC譯碼器結(jié)構(gòu)設(shè)計

      2014-09-18 00:15:48何大治崔競飛
      電視技術(shù) 2014年17期
      關(guān)鍵詞:碼長譯碼器誤碼

      趙 越,何大治,徐 胤,崔競飛

      (1.上海交通大學,上海 200240; 2.廣播科學研究院,北京 100866)

      下一代廣播電視網(wǎng)(Next Generation Broadcasting,NGB)將網(wǎng)絡平臺的構(gòu)建作為重點任務,超大流量的數(shù)據(jù)的快速傳輸問題是網(wǎng)絡平臺構(gòu)建的難點之一[1]。同軸電纜寬帶接入技術(shù)(High performance Network Over Coax,HINOC)[2-3]是一種新興的信息傳輸理論,是解決高吞吐量信息快速傳輸難題的最佳方案。

      HINOC2.0是HINOC1.0系統(tǒng)的升級版,對系統(tǒng)的各項性能提出了更高的要求,例如最大的覆蓋范圍達到1 000 m,最高的物理層傳輸速率1 Gbit/s,調(diào)制方式提高到4 096QAM,使用的低密度奇偶校驗(Low Density Pari?ty Check,LDPC)碼[4]要求有更強的糾錯能力,誤碼平層要低于1E-12等。

      1 LDPC碼設(shè)計

      LDPC糾錯碼是HINOC2.0系統(tǒng)中信道編碼的核心部分,為滿足HINOC2.0系統(tǒng)的性能要求,對LDPC碼提出了基本參數(shù)和性能指標:

      1)高碼率,且誤碼平層要低于1E-12;

      2)碼長為1 920,3 840或5 760,LDPC碼譯碼器的延時不能超過100 μs;

      3)信息吞吐量達到1 Gbit/s。

      在這些基本要求中,超高的吞吐量和很低的誤碼平層是技術(shù)難點。根據(jù)經(jīng)驗,對于一般的非規(guī)則碼,要達到1E-12的誤碼平層是不可能的,而規(guī)則碼則具有很低的誤碼平層,但其誤碼瀑布曲線比較平緩,因此可以適當減小不規(guī)則性來達到較低的誤碼平層和較陡峭的誤碼瀑布曲線,即選取準循環(huán)LDPC碼(QC-LDPC)[5]。

      其次,首先應達到吞吐量1 Gbit/s的要求,在此基礎(chǔ)上即可計算出譯碼器的延時是否滿足要求。若能滿足1 Gbit/s的吞吐量要求,則對于不同的碼長有不同的譯碼器延時,1 Gbit/s的輸入數(shù)據(jù)能夠進行正常譯碼,那么LD?PC譯碼器的延時就是N/109s,例如當碼長N=5 760時,相應的延時為6 μs左右,當碼長為N=1 920時,相應的延時為2 μs左右,均滿足延時不超過100 μs的要求。

      需要注意的是,上述對譯碼器延時的計算是假設(shè)1 Gbit/s的數(shù)據(jù)吞吐量是可以通過一個譯碼器來實現(xiàn)正確譯碼的,然而實際上,由于芯片時鐘速率的限制,要實現(xiàn)Gbit/s數(shù)量級的譯碼速率,必須采用多個譯碼器并行譯碼的結(jié)構(gòu),設(shè)并行的譯碼器個數(shù)為M,則相當于每個譯碼器有1/M(Gbit·s-1)的數(shù)據(jù)吞吐量,因此其譯碼延時也將增大為原來的M倍。此時,若需要滿足譯碼延時不超過100 μs的要求,需要對M的取值進行限制。并且,碼長N越小,并行度M的最大值越大,因此對芯片處理速率的要求就越低。因此為盡可能在滿足譯碼延時的條件下提高并行度M,選擇碼長為1 920的碼字作為HINOC2.0系統(tǒng)中的LDPC糾錯碼,其碼率為0.9。

      2 譯碼器硬件結(jié)構(gòu)設(shè)計

      考慮到實際應用中,LDPC譯碼器的輸入數(shù)據(jù)是碼長長度的似然信息,因此只有當一個完整的碼字全部輸入到譯碼器之后才能開始譯碼,由于輸入數(shù)據(jù)流一般都是連續(xù)的,因此需要額外的RAM來作為輸入數(shù)據(jù)的緩存器。

      乒乓RAM結(jié)構(gòu)是工業(yè)界中LDPC譯碼器常采用的一種結(jié)構(gòu),譯碼算法為歸一化的最小和算法。這種結(jié)構(gòu)是將輸入數(shù)據(jù)依次寫入到2個RAM緩沖區(qū),通過2個RAM的讀和寫的切換來實現(xiàn)數(shù)據(jù)的流水式傳輸和處理。其結(jié)構(gòu)如圖1所示。

      設(shè)譯碼器的迭代次數(shù)為X,LDPC碼長為N,校驗矩陣子塊大小為q×q,輸入數(shù)據(jù)速率為Rbit/s,譯碼器的芯片時鐘頻率為R2Hz,則約束關(guān)系為

      式中:公式左邊為該譯碼器每秒能完成譯碼的碼字個數(shù);右邊為在輸入數(shù)據(jù)速率為R時,每秒鐘輸入到譯碼器中的碼字個數(shù)。目前高速的LDPC譯碼器芯片,其時鐘頻率可以達到200~300 MHz,為方便計算,不妨設(shè)為250 MHz,輸入數(shù)據(jù)速率即HINOC2.0系統(tǒng)對LDPC譯碼器在吞吐量方面的要求,要求速率為1 Gbit/s,碼長N為1 920,所設(shè)計的碼字的子塊大小為q×q=12×12,將這些參數(shù)代入式(1)可得,最大的迭代次數(shù)X為15次。

      2.1 并行譯碼器結(jié)構(gòu)

      在一般情況下,譯碼器的時鐘達不到250 MHz的速率,或者迭代次數(shù)要求多于15次,上述乒乓RAM的譯碼器結(jié)構(gòu)便有了很大的局限性。

      針對乒乓RAM的局限性,本文提出了一種多個譯碼器并行的結(jié)構(gòu),其結(jié)構(gòu)圖如圖2所示。

      工作流程為:首先將輸入數(shù)據(jù)按照地址遞增的順序快速寫入RAM中,當?shù)刂防奂拥降诙€RAM塊開始時,那么輸入的LLR數(shù)據(jù)正好為一個LDPC碼字長度,將第一個RAM數(shù)據(jù)讀入LDPC譯碼器1并開始譯碼,輸入數(shù)據(jù)繼續(xù)寫入RAM 2中,依次循環(huán),直到地址累加到第N個RAM的結(jié)束地址,則將RAMN的數(shù)據(jù)讀入譯碼器N進行譯碼。之后輸入數(shù)據(jù)的寫入地址則回到RAM 1的起始地址,此時要求譯碼器1已經(jīng)完成譯碼,將譯碼器1的結(jié)果通過MUX輸出,之后依次循環(huán)進行RAM 2,RAM 3,…,RAMN的數(shù)據(jù)寫入和譯碼。

      可以看到相對于圖1中的乒乓譯碼器結(jié)構(gòu),圖2中并行譯碼器結(jié)構(gòu)使得每一個譯碼器可以花費的譯碼時間增加了(N-1)倍,因此這種結(jié)構(gòu)可以解決由于高吞吐量或者高的迭代次數(shù)而帶來的譯碼時間不足的問題。其中N的選取可以通過式(2)求得

      式中:T1為一個LDPC塊的數(shù)據(jù)寫入一個RAM所需要的時鐘周期的個數(shù);T2為譯碼器完成一個LDPC碼字譯碼所需要的時鐘周期的個數(shù)。設(shè)數(shù)據(jù)傳輸速率為R,碼長為n,芯片處理時鐘為R2,那么T1可以表示為

      將式(3)代入式(2),可得N的決定公式為

      需要注意的是,譯碼器1的譯碼時間其實可以再增加一個寫RAM 1所需要的時間,換個角度考慮,即其實可以節(jié)省一個譯碼器,那么當每一次輸入數(shù)據(jù)完成一次循環(huán),從RAMN回到RAM 1時,RAMN的數(shù)據(jù)讀入到譯碼器1中進行譯碼,RAM 1的數(shù)據(jù)所傳入的譯碼器則會向下移動一個,RAM 2,RAM 3也是如此。進一步考慮,如果譯碼器的譯碼速率可以再快一些,當輸入數(shù)據(jù)寫完RAM(N-X)時,譯碼器1已經(jīng)完成譯碼,那么則可以節(jié)?。╔+1)個譯碼器。

      2.2 并行譯碼器結(jié)構(gòu)的改進

      圖2中的譯碼器結(jié)構(gòu)有一定的缺點,如N個譯碼器是相同的邏輯資源結(jié)構(gòu),雖然其在結(jié)構(gòu)上是并行譯碼,但譯碼并不是同時進行,所以并不能很好的將多個譯碼器行操作、列操作的信息存取所需要的RAM整合到一起,也不能將多個譯碼器的讀寫地址的邏輯進行整合。本節(jié)提出一種改進的結(jié)構(gòu),使得多個譯碼器譯碼時RAM資源能進行整合,并且有比較統(tǒng)一的讀寫邏輯,如圖3所示。

      事實上,圖3所示的譯碼器結(jié)構(gòu)是圖1乒乓RAM結(jié)構(gòu)和圖2并行結(jié)構(gòu)的結(jié)合。當數(shù)據(jù)寫滿RAM 1~RAMN時,將前N個RAM中的數(shù)據(jù)同時MUX,并且分配到譯碼器1到N,同時進行譯碼操作;同時數(shù)據(jù)開始寫RAM(N+1),而當輸入數(shù)據(jù)寫滿RAM(N+1)到RAM(N+N)時,此時必須保證前N個RAM的譯碼已經(jīng)完成,再將后面N個RAM的數(shù)據(jù)讀入到MUX進而分配到相應的譯碼器中同時進行譯碼操作,輸入數(shù)據(jù)回到RAM 1繼續(xù)進行數(shù)據(jù)寫入,依次循環(huán)。

      這樣的結(jié)構(gòu)使得譯碼器可以同時進行并行譯碼,其RAM資源可以共用,并且譯碼器的讀寫邏輯能夠一致,不會出現(xiàn)時鐘錯位的情況。

      另一種譯碼器硬件結(jié)構(gòu)如圖4所示,適用的情況為當譯碼器的外部RAM有限,但是仍然要求有較多的迭代次數(shù)。上述結(jié)構(gòu)中,迭代次數(shù)的最大值為

      考慮到譯碼器的迭代過程中,每個變量節(jié)點的信息為更新后的LLR信息,因此可以在譯碼器后再接一個譯碼器,前面的譯碼器不需要進行譯碼判決,只需將迭代X次后的變量節(jié)點的LLR信息傳輸?shù)胶竺娴淖g碼器即可。

      可以看出,這樣的譯碼器結(jié)構(gòu)使得譯碼等效迭代次數(shù)增多為2X,因此會有更好的譯碼性能。需要注意的是,在譯碼過程中,前后兩個譯碼器所譯的碼字其實不是同一個碼字,而是輸入碼字流中相隔(N-1)的碼字,例如前面的譯碼器碼字為(N+1)時,相應的后面的譯碼器是第1個碼字,當后面的譯碼器進行X次迭代后,前面譯碼器將輸出迭代X次后變量節(jié)點的LLR信息輸入到后面的譯碼器。

      2.3 各種譯碼器結(jié)構(gòu)的硬件資源分析

      譯碼器所占用的硬件資源主要分為三種,即存儲輸入數(shù)據(jù)所需要的緩存RAM,稱之為外部RAM資源,譯碼器進行行操作和列操作時更新的節(jié)點信息的存儲RAM,稱之為內(nèi)部RAM,以及進行節(jié)點間傳遞信息的計算所需要的邏輯資源。在此,由于邏輯資源隨譯碼算法的不同而不同,因此只給出外部RAM和內(nèi)部RAM資源的分析。

      統(tǒng)一規(guī)定用于定點化LLR信息的比特位數(shù)為 f=8,碼長為1 920,P為H矩陣中“1”的個數(shù)。上述各種結(jié)構(gòu)所占用的硬件資源以及適用場合如表1所示。

      表1 幾種譯碼器結(jié)構(gòu)的硬件資源分析

      2.4 各種譯碼器結(jié)構(gòu)的硬件資源分析

      為說明迭代次數(shù)對譯碼器譯碼性能的影響,圖5是不同迭代次數(shù)下,某一HINOC2.0備選碼字的性能仿真結(jié)果。

      可以看出,迭代15次的譯碼性能并不會比45次相差很多,因此在一般情況下15次迭代完全可以滿足譯碼性能的要求,可以將15次迭代作為HINOC2.0中LDPC譯碼器設(shè)計的最優(yōu)迭代次數(shù)。

      3 小結(jié)

      本文基于HINOC2.0系統(tǒng)對LDPC碼譯碼器吞吐量達到1 Gbit/s和譯碼延時不超過100 μs的要求,給出了3種不同的譯碼器硬件結(jié)構(gòu),可為譯碼器的硬件實現(xiàn)提供參考,并給出了硬件資源分析和仿真結(jié)果作為理論依據(jù)。LDPC碼的設(shè)計是HINOC2.0系統(tǒng)的瓶頸之一,目前已有多家研究機構(gòu)在LDPC碼的設(shè)計上投入了大量的精力,LDPC碼譯碼器在硬件上的實現(xiàn)有待于進一步研究。

      [1]劉曉雪,章文輝.淺談下一代廣播電視網(wǎng)(NGB)[J].電視技術(shù),2009,33(S2):150-152.

      [2]歐陽峰,崔競飛,趙玉萍,等.HINOC同軸電纜接入系統(tǒng)技術(shù)方案[J].廣播與電視技術(shù),2011(10):34-38.

      [3]歐陽峰,崔競飛.HINOC技術(shù)概述和進展[J].電視技術(shù),2011,35(12):11-13.

      [4]GALLAGER R.Low-density parity-check codes[J].IRE Trans.In?form Theory,1962(1):21-28.

      [5]KOU Y,LIN S,F(xiàn)OSSORIER M.Low density parity checkcodes:con?struction based on finite geometries[C]//Proc.IEEE Globecom 2000.San Francisco,CA:IEEE Press,2000:825-829.

      猜你喜歡
      碼長譯碼器誤碼
      構(gòu)造長度為4ps的量子重根循環(huán)碼
      基于信息矩陣估計的極化碼參數(shù)盲識別算法
      ZPW-2000A電碼化軌道電路誤碼問題分析及解決方案
      糾錯模式可配置的NAND Flash BCH譯碼器設(shè)計
      一種基于CAN總線的誤碼測試方法
      電子制作(2018年11期)2018-08-04 03:25:58
      環(huán)Fq[v]/上循環(huán)碼的跡碼與子環(huán)子碼
      跟蹤導練(一)5
      多支路兩跳PF協(xié)作系統(tǒng)的誤碼性能
      電信科學(2016年9期)2016-06-15 20:27:30
      誤碼問題分析與處理
      電力線通信中LDPC譯碼器的優(yōu)化設(shè)計與實現(xiàn)
      刚察县| 兰西县| 昭平县| 监利县| 四平市| 洮南市| 冷水江市| 元氏县| 莱芜市| 白沙| 阿合奇县| 和硕县| 滦南县| 新河县| 怀仁县| 黎川县| 枣庄市| 抚州市| 广东省| 武安市| 连州市| 石渠县| 扬州市| 张北县| 札达县| 阳信县| 平南县| 揭阳市| 北海市| 齐河县| 临泉县| 伽师县| 昌乐县| 大同县| 美姑县| 芜湖市| 台南县| 蚌埠市| 亚东县| 龙江县| 龙门县|