基于FPGA和CY7C68013A的數(shù)據(jù)采集系統(tǒng)

陶庭興

摘 要：為了解決計算機(jī)和基于FPGA的數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)傳輸速率的問題，本文設(shè)計一種基于CY7C68013A芯片的USB2.0接口方案，設(shè)計采用FPGA為主控芯片，實(shí)現(xiàn)對USB芯片的控制。介紹了該系統(tǒng)的硬件設(shè)計以及軟件工作流程。實(shí)驗(yàn)表明：FPGA通過USB接口實(shí)現(xiàn)了高速可靠的數(shù)據(jù)傳輸。

關(guān)鍵詞：FPGA；USB2.0；CY7C68013A；數(shù)據(jù)傳輸

由于USB接口的高速、即插即用，易于擴(kuò)展等特點(diǎn)其得到廣泛應(yīng)用。USB2.0高速模式下，數(shù)據(jù)傳輸速率可達(dá)480Mbps[1-2]，是目前電腦中的標(biāo)準(zhǔn)擴(kuò)展接口。本系統(tǒng)設(shè)計的目的在于基于FPGA控制多路數(shù)據(jù)采集系統(tǒng)和計算機(jī)之間提供一個高速通信接口。

1 系統(tǒng)硬件設(shè)計

1.1 邏輯控制系統(tǒng)硬件結(jié)構(gòu)

邏輯控制系統(tǒng)的硬件結(jié)構(gòu)如圖1所示，其中電源模塊負(fù)責(zé)電壓的轉(zhuǎn)換以及給整個系統(tǒng)各部分供電。FPGA控制模塊包括FPGA最小系統(tǒng)板構(gòu)成的主控板控制的多達(dá)10路的數(shù)據(jù)采集系統(tǒng)?？刂葡到y(tǒng)完成多路高速數(shù)據(jù)采集、數(shù)據(jù)處理、數(shù)據(jù)通信等功能。其中detec_module 用來讀取DMD輸出的同步信號，clk_Count 讀取探測器的電脈沖信號。其外圍設(shè)備有程序燒寫電路的設(shè)計，儲存程序的外部Flash芯片的電路設(shè)計以及邏輯電平的輸出以及邏輯電平的檢測。

USB控制器用來實(shí)現(xiàn)FPGA和計算機(jī)之間的高速數(shù)據(jù)傳輸。USB接收到計算機(jī)發(fā)送的指令后，執(zhí)行相應(yīng)的操作[3]，并將采集到的數(shù)據(jù)通過USB上傳到上位機(jī)進(jìn)行存儲。其中IIC存儲芯片用來存儲程序，避免因掉電而丟失。

1.2 FPGA和USB控制器

本系統(tǒng)所使用的FPGA芯片是Xilinx公司的Spartan6系列的FPGA，型號為XC6SLX9[4-5]。XC6SLX9具有2個時鐘單元，多達(dá)9152個邏輯單元，可配置邏輯塊90Kb，具有576Kb塊存儲RAM，能夠滿足本系統(tǒng)的要求。

USB控制器則使用的是Cypress公司的EZ-USB FX2LP系列的CYC68013A。CY7C68013A 是一款集成增強(qiáng)型的 8051 內(nèi)核、USB 2.0 收發(fā)器和 SIE（智能串行接口引擎）的芯片。通用可編程接口GPIF和Slave FIFO是CY7C68013A與外設(shè)的兩種接口方式，本系統(tǒng)采用得是Slave FIFO模式[6]。外部邏輯在Slave FIFO模式下可以對CY7C68013A內(nèi)部多個緩沖區(qū)進(jìn)行讀操作或?qū)懖僮鞫恍枰狢Y7C68013A 的CPU干預(yù)，因而可以達(dá)到很高的傳輸速率。

2 系統(tǒng)軟件設(shè)計

2.1 CYC68013A固件設(shè)計

固件是固化在USB接口芯片里面的一段程序，其作用是控制硬件來完成預(yù)期的設(shè)備功能。Cypress公司為用戶提供了一套功能十分強(qiáng)大的開發(fā)包，整個固件的編譯和調(diào)試都是在Keil uVision4環(huán)境中進(jìn)行的[7-10]。

其中固件里TD_Init（）主要完成對CY7C68013A的初始化，USB啟動以后會調(diào)用一次。程序里對TD_Init（）函數(shù)中相關(guān)寄存器進(jìn)行配置，使其工作與同步Slave FIFO模式下即可。此時時鐘仍然由USB外部晶振提供，上電后系統(tǒng)還需要進(jìn)行狀態(tài)切換才能使之工作在外部時鐘模式下，具體操作在TD_Poll（）函數(shù)中完成。程序編寫完成后，對工程進(jìn)行編譯鏈接，最終生成對應(yīng)的.IIC文件，通過官方固件開發(fā)軟件下載到CY7C68013A芯片的外部IIC存儲芯片。

2.2 Verilog 程序設(shè)計

該FPGA系統(tǒng)包含兩個功能性的子模塊，如下圖所示：

DMD每輸出一個上升沿，TTL_P 電平拉高一個時鐘周期，然后拉低。Start_Countx 為模塊啟動信號。當(dāng) Start_Countx 為 1 時。探測器每來一個脈沖，Countx_Data 加 1；當(dāng) Start_Countx 為 0 時，Countx_Data 為 始終為0。

上電之后系統(tǒng)處于接收指令的狀態(tài)，當(dāng)USB接收到相應(yīng)的指令并且FPGA讀取完畢之后，

當(dāng)檢測到TTL_P的高電平，讀取Countx_Data的值先存入緩沖區(qū)當(dāng)中，等待發(fā)送。隨后拉低 Start_Countx，清空 Countx_Data。接著拉高 Start_Countx，重新計數(shù)。接著開始發(fā)送緩沖區(qū)中的數(shù)據(jù)，發(fā)送完畢之后，再次處于檢測TTL_P的電平。

USB時鐘由FPGA提供，F(xiàn)PGA的50MHz時鐘分頻而出的25MHz的時鐘。在slave FIFO模式下，每2個時鐘周期即可完成一個字節(jié)數(shù)據(jù)的寫入。USB接收的數(shù)據(jù)格式為Cx（2）+標(biāo)號（4）+脈沖個數(shù)（4）（括號里為字節(jié)數(shù)），其中標(biāo)號在TTL_P為高電平時會自動加 1。每個clk_Count模塊上傳的數(shù)據(jù)總個數(shù)為10個字節(jié)，USB可以傳輸在DMD脈沖信號的最短周期內(nèi)（100us）傳輸2500 Bytes的數(shù)據(jù)，理論上可以外接250路clk_Count模塊，考慮到模塊之間的延遲、FPGA外部引腳數(shù)的限制以及實(shí)際項目中的需求，本系統(tǒng)只做10路即可。

3 結(jié)束語

本系統(tǒng)最終實(shí)現(xiàn)了通過FPGA和USB 2.0接口芯片CY7C68013A來完成脈沖個數(shù)的采集以及傳輸，實(shí)現(xiàn)了預(yù)期的目標(biāo)。實(shí)際測試表明，本系統(tǒng)的通信接口最高速率達(dá)到了100Mbps，并且數(shù)據(jù)高速穩(wěn)定可靠。不足之處在于CY7C68013A 的同步Slave FIFO 模式下進(jìn)行數(shù)據(jù)傳輸，一共有 16 根數(shù)據(jù)總線，所以USB的通信速率可進(jìn)一步提高。

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