劉育鑫，王小紅，方存洋，施勝丹

(南瑞集團公司，江蘇 南京 210003)

0 引言

靜止型無功補償設備(Static Var Compensation，簡稱SVC)是一種提高系統(tǒng)電壓穩(wěn)定性，抑制沖擊負荷所造成的電壓波動的先進技術［1］。SVC系統(tǒng)一般由一次系統(tǒng)和二次控制系統(tǒng)組成。一次系統(tǒng)由晶閘管控制電抗器(Thyristor Control Reactor，簡稱TCR)、和濾波電容器(Filter Capacitor，簡稱FC)組成?？蓪崿F(xiàn)較快、連續(xù)的動態(tài)無功功率調節(jié)，具有反應時間快，運行可靠，能平衡有功，適用范圍廣和價格便宜等優(yōu)點［2］。

鎖相環(huán)(Phase Locked Loop，簡稱PLL)在SVC控制系統(tǒng)中的主要作用是為SVC控制系統(tǒng)提供快速、穩(wěn)定、高精度的同步信號。鎖相環(huán)的性能，關系到整個SVC控制系統(tǒng)的同步以及晶閘管器件觸發(fā)控制的精準度，是控制系統(tǒng)的重要環(huán)節(jié)。

依靠硬件的模擬鎖相環(huán)有器件飽和及易受電源和環(huán)境溫度變化等缺點［3］;基于三角函數(shù)正交性以及自適應濾波原理的相位跟蹤閉環(huán)控制系統(tǒng)，它克服了模擬鎖相環(huán)的缺點，但這種方法采用了傅立葉分析法，使跟蹤速度變慢［4］;依靠軟件計算的α β坐標開環(huán)鎖相環(huán)對畸變電壓敏感等缺點［5］;在電壓不平衡條件下為了抑制負序電壓的影響，dq鎖相環(huán)一般以100 Hz分量衰減系數(shù)為PI控制器設計指標，因此也存在著響應速度慢的缺點［6］。

此外，目前絕大部分控制設備廠家的控制裝置結構都是以DSP作為邏輯運算單元，并采用FPGA實現(xiàn)信號采集、通信處理等功能［7］。詳細設計了一種用于SVC控制系統(tǒng)的新型軟件鎖相環(huán)，充分利用控制裝置硬件資源，在DSP單元編碼實現(xiàn)軟件鎖相模塊，在FPGA實現(xiàn)鎖相計數(shù)器，軟件鎖相模塊完成系統(tǒng)同步電壓的鎖相調節(jié)控制，鎖相計數(shù)器代替復雜的積分環(huán)節(jié)，產(chǎn)生鎖相角θ。該控制方式易于工程實現(xiàn)，在電壓不平衡、電壓跌落、頻率突變等條件下，仍可快速、可靠的實現(xiàn)鎖相。

1 軟件鎖相環(huán)設計與實現(xiàn)

1.1 軟件鎖相環(huán)原理

軟件鎖相環(huán)采用瞬時無功理論鎖相原理，其原理如圖1所示。首先將電壓信號由abc坐標系轉化到α β坐標系。θ為電壓向量u與α軸的夾角。為方便計算，進行標幺化處理。由于TCR一般采用三角形接線方式，所以選取uab做為同步電壓。

為濾除負序分量，進行dq坐標轉換前，需要進行相序分解。二倍頻陷波器可實現(xiàn)相序分離，但其濾波器設計較為復雜，不利于工程實現(xiàn)，同時受頻率波動的影響較大，因此本系統(tǒng)中采用了延時相序分解法，處理簡單，利于工程實現(xiàn)。

上標“+”表示正序分量，“-”表示負序分量。根據(jù)公式(2)，可得將(t)、(t)帶入正序同步旋轉坐標系，進行dq坐標系轉換，將(t)、(t)帶入負序同步旋轉坐標系，進行dq坐標系轉換。θ'為d+軸與α軸的夾角。

此外，考慮到三相電壓不平衡、采集和計算延遲，鎖相環(huán)模塊還應計算出三相校正角度φab、φbc、φca。

圖1 鎖相環(huán)原理圖

1.2 軟件鎖相環(huán)的實現(xiàn)

目前大部分控制設備廠家的控制裝置結構都是以DSP作為邏輯運算單元，并采用FPGA實現(xiàn)信號采集、脈沖觸發(fā)、通信處理等功能。本新型軟件鎖相環(huán)實現(xiàn)所基于的控制系統(tǒng)硬件平臺選用目前業(yè)界可靠性、功能和處理能力最有優(yōu)勢的嵌入式CPU、DSP和大容量的FPGA進行設計，同時采用符合工業(yè)標準的高速以太網(wǎng)和IEC標準的數(shù)據(jù)采集的光纖通道作為數(shù)據(jù)傳輸鏈路，內部采用高可靠、高實時、高效率的數(shù)據(jù)交換接口。采用ADI公司的32位/40位擴展精密浮點DSP，型號為ADSP-21469，作為邏輯單元，并采用Xilinx公司出品的Spartan6作為FPGA單元。硬件平臺結構如圖2所示。

圖2 SVC控制系統(tǒng)硬件平臺

鎖相過程中，鎖相角θ由PI調節(jié)器輸出的頻率值經(jīng)過積分環(huán)節(jié)計算得出。通過軟件實現(xiàn)積分計算較復雜。本新型軟件鎖相環(huán)的實現(xiàn)，充分利用控制裝置資源，在DSP單元用C語言編碼實現(xiàn)軟件鎖相模塊，任務周期為100 μs。用FPGA實現(xiàn)鎖相計數(shù)器，軟件鎖相模塊完成系統(tǒng)同步電壓的鎖相調節(jié)控制，鎖相計數(shù)器代替復雜的積分環(huán)節(jié)，產(chǎn)生鎖相角θ，軟件鎖相模塊配合鎖相計數(shù)器，實現(xiàn)鎖相功能。圖3為用FPGA鎖相計數(shù)器代替積分環(huán)節(jié)后的鎖相原理圖。

具體實現(xiàn)過程為:軟件鎖相模塊按圖1的鎖相原理進行鎖相控制，將PI控制器輸出值Δf，加上初始電網(wǎng)頻率f初，從而得到了鎖相的頻率輸出。將鎖相所得的頻率換算為鎖相計數(shù)器計數(shù)周期最大值M，傳遞給FPGA鎖相計數(shù)器。

FPGA鎖相計數(shù)器設計原則為:一個標準工頻周期的值20 MS，對應的計數(shù)值為50 000，即FPGA的計數(shù)時鐘周期為400 NS，即，計數(shù)頻率為2.5 M。由于標準工頻周期下，一周波對應的計數(shù)值為50 000，F(xiàn)PGA鎖相計數(shù)器的計數(shù)值作為觸發(fā)控制的時間參考，觸發(fā)控制精度可以達到0.007 5(°)。

FPGA鎖相計數(shù)器按照M進行循環(huán)計數(shù)，當達到最大值時，計數(shù)器清零，重新開始計數(shù)。軟件鎖相模塊在每個執(zhí)行周期內讀取當前FPGA鎖相計數(shù)器的計數(shù)值，換算為當前鎖相角θ，用于鎖相調節(jié)。

軟件鎖相模塊將當前FPGA鎖相計數(shù)器的計數(shù)值提供給SVC系統(tǒng)作為觸發(fā)控制的時間參考。即SVC控制系統(tǒng)將計算出的晶閘管觸發(fā)角度，轉換為與FPGA鎖相計數(shù)器計數(shù)值相對應的設置值K。當FPGA鎖相計數(shù)器計數(shù)值達到該設置時，SVC控制系統(tǒng)發(fā)觸發(fā)脈沖，使得對應的晶閘管導通。

圖3 用FPGA鎖相計數(shù)器代替積分環(huán)節(jié)后的鎖相原理圖

2 仿真分析及試驗結果

通過PSCAD/EMTDC軟件搭建鎖相環(huán)模型，當t=0.1時刻，發(fā)生電壓跌落，仿真結果如圖4所示。當t=0.1時刻，發(fā)生頻率突變，f由50 Hz突變到46 Hz。仿真結果如圖5所示?？煽闯鲈陔妷旱?、頻率突變情況下，本實用新型鎖相環(huán)仍可快速、可靠的實現(xiàn)鎖相。

圖4 電壓跌落時鎖相環(huán)仿真圖

圖5 頻率突變時鎖相環(huán)仿真圖

為驗證該新型軟件鎖相環(huán)的實際應用效果，基于2.2節(jié)所述的硬件平臺，實現(xiàn)軟件鎖相環(huán)。在SVC動態(tài)模擬實驗室進行測試，額定電壓為1 kV。

控制平臺具有錄波功能，能手動或根據(jù)錄波觸發(fā)條件自動錄波，產(chǎn)生標準格式的comtrade文件。通過錄波分析軟件，可以看到電流電壓、鎖相環(huán)、觸發(fā)脈沖等系統(tǒng)工況。圖6為鎖相環(huán)波形圖，Uab是同步電壓。從圖中可知當前鎖相環(huán)最大計數(shù)值為49 990，即當前系統(tǒng)電壓頻率為49.99 Hz。

圖6 鎖相環(huán)波形圖

3 結束語

鎖相環(huán)在SVC控制系統(tǒng)中的主要作用是為SVC控制系統(tǒng)提供快速、穩(wěn)定、高精度的同步信號。鎖相環(huán)的性能，關系到整個SVC控制系統(tǒng)的同步以及晶閘管器件觸發(fā)控制的精準度，是控制系統(tǒng)的重要環(huán)節(jié)。本文設計了一種用于SVC控制系統(tǒng)的新型軟件鎖相環(huán)，采用基于瞬時無功理論的鎖相原理，以FPGA計數(shù)器替代復雜的積分環(huán)節(jié)，產(chǎn)生鎖相角θ，在電壓不平衡、電壓跌落、頻率突變等條件下，仍可快速、可靠的實現(xiàn)鎖相。

通過PSCAD/EMTDC軟件的仿真和以ADSP-21469和FPGA-Spartan6為核心的控制平臺的動態(tài)模擬實驗研究，驗證了該新型軟件鎖相環(huán)的正確性和可行性，易于工程實現(xiàn)，參數(shù)修改方便，可方便的實現(xiàn)與SVC控制系統(tǒng)的其他模塊接口，具有良好的應用效果。

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