王飛

[摘 要]隨著電子設備結構和功能的日益復雜，對其內部使用的數(shù)字信號處理系統(tǒng)在體積和功耗方面提出了更高的要求。結合以上背景，設計了一種體積小、功耗低的通用數(shù)字信號處理系統(tǒng)。該系統(tǒng)利用DSP配合FPGA為硬件架構，以TMS320VC5509ADSP為數(shù)據(jù)處理核心，通過FPGA對USB、ADC和DAC等外圍設備進行控制，并可實現(xiàn)頻譜分析、數(shù)字濾波器等數(shù)字信號處理算法。

[關鍵詞]數(shù)字信號處理；低功耗；研究

中圖分類號：N945 文獻標識碼：A 文章編號：1009-914X（2016）08-0312-02

隨著計算機技術和電子技術的高速發(fā)展，數(shù)字信號處理理論和方法已成為眾多研究領域的重要研究基礎。然而，數(shù)字信號處理系統(tǒng)功能日益齊全，結構也越來越復雜，導致其體積和功耗不斷增加，對電子設備的運行造成了嚴重的影響。因此，減小數(shù)字信號處理系統(tǒng)的體積和功耗，對降低整個電子系統(tǒng)的運營成本、提高系統(tǒng)可靠性具有重要意義。

一、系統(tǒng)主要功能和技術指標

1）模擬信號的產生，包括正弦波、方波、三角波、鋸齒波以及帶有高頻正弦分量的上述波形；

2）信號的采集，包括模擬信號、語音信號等；

3）頻譜分析、數(shù)字濾波等常用數(shù)字信號處理算法的實現(xiàn)；

4）與主控計算機之間進行數(shù)據(jù)與命令互傳。

根據(jù)系統(tǒng)功能要求，同時考慮系統(tǒng)通用性和擴展性要求，制定數(shù)字信號處理系統(tǒng)技術指標為：

1）低功耗DSP芯片TMS320VC5509為主控器，配合FPGA芯片，完成系統(tǒng)控制，并實現(xiàn)FFT變換、濾波器等數(shù)字信號處理算法；

2）系統(tǒng)具有外設通用擴展接口，能夠根據(jù)實際需求完成二次開發(fā)；

3）具有2通道信號發(fā)生功能：精度：12bits/8bits可調，速率：100k/s，電壓范圍：±5V；

4）具有2通道數(shù)據(jù)采集功能：精度：12bits/8bits可調，速率：最大500kSa/s，電壓范圍：±5V；

5）支持語音信號采集、處理和回放功能；

6）平臺通過USB接口與上位機進行通信，接口符合USB2.0標準。

二、硬件設計

1、總體設計

根據(jù)系統(tǒng)功能和技術指標要求，確定硬件總體結構，如圖1所示。

如圖1所示，系統(tǒng)主要由3部分組成：FPGA控制電路、數(shù)字信號處理單元以及外設電路。FPGA進行電路接口時序控制和數(shù)據(jù)緩沖；數(shù)字信號處理單元主要完成數(shù)字信號處理功能；外設電路包括USB接口電路、信號發(fā)生與采集電路以及語音信號控制電路。系統(tǒng)具體工作流程為：

1）通過上位機程序界面選擇數(shù)字信號處理功能，將控制命令通過USB接口發(fā)送給FPGA；

2）FPGA接收USB發(fā)送的控制命令，并傳送給DSP，按照相關指令，控制硬件通過數(shù)據(jù)采集通道和語音輸入通道獲得待處理數(shù)據(jù)；

3）DSP按照命令進行相應數(shù)據(jù)處理；

4）DSP將處理后的數(shù)據(jù)傳給FPGA，F(xiàn)PGA通過USB接口返回給上位機，如果需要通過硬件設備輸出，則控制設備輸出處理后的信號；

5）上位機程序顯示處理結果，并與仿真結果比對。

2、數(shù)字信號處理單元

2.1DSP最小系統(tǒng)設計

綜合分析片上資源、通用化程度和開發(fā)的難易程度，數(shù)字信號處理器選擇了TI公司的C55x系列的TMS320VC5509A，一種高性能定點型數(shù)字信號處理芯片。它包含2個17×17乘法器，12組獨立總線，片上存儲器為128K×16bit，其中包括64KBytes的雙端口RAM（DRAM）和192KBytes的單端口RAM（SARAM），外設接口包括3個多通道緩存串口（McBSP）和6個DMA通道。具有低功耗、封裝小、價格低等優(yōu)點。在本系統(tǒng)中，DSP負責所有的運算，是數(shù)字信號處理的硬件基礎，其最小系統(tǒng)是整個硬件系統(tǒng)的關鍵部分。DSP最小系統(tǒng)的設計直接關系到仿真器能否順利連接、程序能否正常下載等關鍵問題。其主要由DSP、程序下載配置電路、時鐘電路、復位電路、供電電路和外部擴展程序存儲器電路組成。

2.2程序存儲器設計

TMS320VC5509A內部沒有非易失性存儲器，因此，要實現(xiàn)系統(tǒng)程序脫離仿真環(huán)境獨立運行，需要在片外擴展Flash、EPROM或者通過USB接口從上位機下載程序。在系統(tǒng)上電復位后，DSP的引導加載器把應用程序從外部存儲器或上位機中引導到DSP芯片內RAM單元或外部擴展RAM中運行。TMS320VC5509A自帶的Bootloader程序支持11種引導模式，引導模式的選擇是通過4個模式選擇引腳BOOTM0～3完成的?？紤]到使用的方便性和節(jié)約系統(tǒng)電路板空間，本設計選用串行E2PROM引導模式，外擴Flash作為DSP的程序存儲器。

Flash通過McBSP0（配置為SPI）與TMS320VC5509A連接。AT25F1024是一款應用廣泛的高性能1Mbits串行SPI閃存，接口簡單、體積小，可以滿足要求。

3、外設電路設計

3.1USB通信接口設計

綜合考慮系統(tǒng)電路板的面積和實現(xiàn)的難易程度，本設計采用Cypress公司的EZ-USB FX2LP系列中的CY7C68013A實現(xiàn)USB接口。CY7C68013A是世界上第一款集成USB 2.0協(xié)議的微處理器接口控制芯片，支持12Mbps的全速以及480Mbps高速傳輸。其集成有16KB的片內RAM、增強的8051微處理器、16位并行地址總線、8位數(shù)據(jù)總線、I2C總線、雙串口、4KFIFO的可配置存儲器以及通用可編程接口、智能串行接口引擎和USB2.0收發(fā)器。

CY7C68013A提供Slave FIFO和GPIF 2種接口模式，Slave FIFO模式是從機模式，外部控制器可以像對普通FIFO存儲器一樣對其多層緩沖FIFO存儲器進行讀寫；GPIF模式是主機模式，可以由軟件設置讀寫的控制波形，靈活性很大。為了減小開發(fā)難度，本設計采用SlaveFIFO模式，在這種模式下，與FPGA之間的控制信號如圖2所示。FPGA通過改變FIFOADR引腳電平，對其內部FIFO進行選擇，并通過讀取CY7C68013A的FIFO狀態(tài)引腳電平，來判斷何時讀取FIFO以及是否可以向FIFO寫入數(shù)據(jù)。

3.2信號發(fā)生電路設計

信號發(fā)生模塊由數(shù)/模轉換電路，濾波電路以及偏置放大電路組成。為了滿足設計精度和速率要求，并節(jié)約電路板空間，數(shù)/模轉換芯片采用AD公司的12位串行數(shù)/模轉換器AD5320。AD5320為單電源供電，具有軌至軌輸出能力，參考源來自于外部電源電壓，片上集成輸出緩沖放大器，配合后置放大電路可實現(xiàn)雙極性輸出，采樣速率最大為125kHz。

采用運算放大器AD820AR實現(xiàn)差分電路，將AD5320輸出的模擬信號與參考電壓做差分，將單極性輸出轉化為雙極性，輸出范圍為±3V，輸出電壓與輸入二進制代碼的轉換關系為：

VOUT=VDD×（2D/4096-1）（1）

濾波電路采用可程控的集成低通濾波器，濾波器選擇目前應用比較廣泛、控制電路簡單的8階低通橢圓開關電容濾波器MAX293，該濾波器可單/雙電源供電，可程控轉角頻率范圍0.1Hz～25kHz，過渡比fs/f0=1.5，時鐘頻率對轉角頻率的比為100∶1，即fosc=100f0，F(xiàn)PGA根據(jù)輸出信號頻率改變MAX293的時鐘fosc來控制其轉角頻率，從而實現(xiàn)濾波。

放大電路采用差分比例運算電路，放大器反相輸入端接偏置電路，通過調節(jié)電位器來提供直流偏置，以消除濾波器產生的直流偏置電壓。

3.3信號采集電路設計

選擇模/數(shù)轉換芯片時考慮的主要2個指標是轉換速率和轉換精度。根據(jù)技術指標要求，本設計選用AD公司的低功耗、四通道同步采樣、12位分辨率模/數(shù)轉換器AD7864。AD7864為+5V單電源供電，參考電壓+2.5V，其內部帶有參考電源，也允許外部輸入。時鐘可由內部時鐘或外部時鐘提供，由INT*/EXT CLK引腳電平決定。在使用內部時鐘條件下，單通道采樣率最高可以達到500kHz。輸入范圍為±10V或±5V可選，輸出數(shù)據(jù)編碼為二進制補碼。電路圖如圖4所示，本設計采用一二通道輸入、內部參考源、內部時鐘、輸入電壓范圍±5V。另外，為了增加輸入信號的驅動能力，提高輸入阻抗，降低輸出阻抗，在A/D前端設計增加了射隨電路。

本文簡單針對體積小、低功耗、成本低的數(shù)字信號處理系統(tǒng)設計進行了分析，該系統(tǒng)可以實現(xiàn)信號發(fā)生、采集，語音信號處理等多種功能，同時可以實現(xiàn)多種數(shù)字信號處理算法，并可采用通用USB接口實現(xiàn)與主計算機數(shù)據(jù)和命令的互傳。使用通用計算機作為控制平臺，操作簡便，處理結果直觀，而且可以與仿真結果對比分析。

參考文獻

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