字節(jié)信息流并行CRC－32校驗(yàn)碼電路設(shè)計(jì)與實(shí)現(xiàn)

程桂花， 陳付龍， 齊學(xué)梅， 左開(kāi)中

（1.安徽師范大學(xué)數(shù)學(xué)計(jì)算機(jī)科學(xué)學(xué)院，安徽蕪湖 241002；2.安徽師范大學(xué)網(wǎng)絡(luò)與信息安全工程技術(shù)研究中心，安徽蕪湖 241002）

字節(jié)信息流并行CRC－32校驗(yàn)碼電路設(shè)計(jì)與實(shí)現(xiàn)

程桂花1， 陳付龍1， 齊學(xué)梅1， 左開(kāi)中2

（1.安徽師范大學(xué)數(shù)學(xué)計(jì)算機(jī)科學(xué)學(xué)院，安徽蕪湖 241002；2.安徽師范大學(xué)網(wǎng)絡(luò)與信息安全工程技術(shù)研究中心，安徽蕪湖 241002）

CRC是一種能發(fā)現(xiàn)并糾正信息在存儲(chǔ)和傳輸過(guò)程中連續(xù)出現(xiàn)的多位錯(cuò)誤的校驗(yàn)編碼.分析CRC碼的校驗(yàn)原理及特點(diǎn)，推導(dǎo)相鄰字節(jié)間的CRC－32校驗(yàn)碼的計(jì)算方法，利用組合邏輯并行快速計(jì)算當(dāng)前字節(jié)的32位CRC校驗(yàn)碼，使用Verilog HDL設(shè)計(jì)編碼電路，通過(guò)FPGA實(shí)現(xiàn)CRC－32編碼及檢錯(cuò)功能.電路不僅可以計(jì)算任意長(zhǎng)度的字節(jié)信息流的CRC－32校驗(yàn)碼，還可嵌入到通信傳輸系統(tǒng)中快速并行實(shí)現(xiàn)CRC－32的編碼及檢錯(cuò)運(yùn)算，保證信息正確可靠地傳輸.

CRC－32；循環(huán)校驗(yàn)碼；并行CRC－32算法；字節(jié)信息流

引 言

CRC［1］（Cyclic Redundancy Check，循環(huán)冗余碼校驗(yàn)）是一種能發(fā)現(xiàn)并糾正信息在存儲(chǔ)和傳輸過(guò)程中連續(xù)出現(xiàn)的多位錯(cuò)誤的校驗(yàn)編碼.CRC碼因?qū)崿F(xiàn)簡(jiǎn)單、檢錯(cuò)能力強(qiáng)而在通信傳輸中得到廣泛應(yīng)用［2，3］，如USB協(xié)議、IEEE 802.3標(biāo)準(zhǔn)、IEEE 802.11標(biāo)準(zhǔn)、RFID協(xié)議等都采用了CRC作為正確性校驗(yàn)的方法［4］，避免由于信道傳輸特性不理想及其他噪聲的影響而引起的信息位出錯(cuò)，保證信息正確可靠地傳輸.

CRC碼的計(jì)算大都使用硬件電路直接進(jìn)行［5－10］，目前硬件實(shí)現(xiàn)CRC碼計(jì)算的方法主要有串行和并行兩種.文獻(xiàn)［6］提出的串行CRC算法，簡(jiǎn)單易于實(shí)現(xiàn)，但每次只能處理一位的二進(jìn)制，難以滿(mǎn)足高速應(yīng)用場(chǎng)合；文獻(xiàn)［3－5，8－10］通過(guò)分析串行的CRC算法提出的并行CRC算法，核心思想是同時(shí)計(jì)算8位二進(jìn)制（字節(jié)）的CRC校驗(yàn)碼，相對(duì)于串行算法效率大大提高.

采用文獻(xiàn)［3－5，9－10］提出的并行CRC算法可得到16位的余數(shù)校驗(yàn)碼，屬于并行CRC－16算法；利用文獻(xiàn)［8］提出的并行CRC算法可得到32位的余數(shù)校驗(yàn)碼，屬于并行CRC－32算法，雖然檢錯(cuò)能力高于并行CRC－16算法，但只討論了單個(gè)字節(jié)的并行CRC－32算法；文獻(xiàn)［3］提出的CRC－16算法，雖采用查表（余數(shù)表）法實(shí)行并行算法，余數(shù)表需占用存儲(chǔ)空間且影響計(jì)算速度，但討論了相鄰字節(jié)間的CRC－16碼的計(jì)算方法，綜合兩種算法的優(yōu)點(diǎn)，文中提出基于“字節(jié)信息流并行CRC－32”算法.文中分析CRC碼的校驗(yàn)原理，并行CRC－32的計(jì)算規(guī)則，推導(dǎo)相鄰字節(jié)間的CRC－32校驗(yàn)碼的計(jì)算方法，利用組合邏輯并行快速計(jì)算當(dāng)前字節(jié)的32位CRC校驗(yàn)碼，設(shè)計(jì)基于字節(jié)信息流的并行、高效、快速計(jì)算任意長(zhǎng)度字節(jié)信息的CRC－32校驗(yàn)碼運(yùn)算電路，在Quartus II開(kāi)發(fā)軟件中仿真，通過(guò)FPGA實(shí)現(xiàn).

1　CRC算法

CRC碼的計(jì)算使用二進(jìn)制多項(xiàng)式模運(yùn)算，系數(shù)運(yùn)算以2為模［11－12］，運(yùn)算時(shí)不考慮進(jìn)位和借位，模2加減其實(shí)質(zhì)是按位執(zhí)行異或運(yùn)算，模2乘除采用模2加減計(jì)算部分積和部分余數(shù).一個(gè)二進(jìn)制位串可以表示為二進(jìn)制多項(xiàng)式，如二進(jìn)制串“100011011”的多項(xiàng)式表示為x8＋x4＋x3＋x＋1；反之亦然.

1.1CRC碼的編碼與校驗(yàn)原理

設(shè)n位信息串mn－1mn－2…m1m0用信息多項(xiàng)式M（x）表示為：

首先，將信息多項(xiàng)式M（x）左移k位，即M（x）xk表示為：

其次，選擇一個(gè)k＋1位的生成多項(xiàng)式Gk＋1（x）對(duì)M（x）xk作模2除，得到k位的余數(shù)多項(xiàng)式R（x）作為校驗(yàn)碼，附加到信息位串之后，形成CRC碼字多項(xiàng)式MC（x），表示如下：

從式（1）－（4）計(jì)算得到式（5）的過(guò)程稱(chēng)為CRC編碼，多項(xiàng)式MC（x）對(duì)應(yīng)的二進(jìn)制位串稱(chēng)為CRC碼字，由發(fā)送方向外發(fā)送.

接收方將收到CRC碼字后用相同的生成多項(xiàng)式作模2除，得余數(shù)多項(xiàng)式R′（x），若收到的CRC碼字正確，R′（x）的計(jì)算過(guò)程表示如下：

若R′（x）為全“0”時(shí)，說(shuō)明接收方收到的CRC碼字是正確的；否則，收到的CRC碼字有錯(cuò)，根據(jù)余數(shù)的值可推知出錯(cuò)的二進(jìn)制位，可以實(shí)現(xiàn)糾錯(cuò)功能，或要求發(fā)送方重新發(fā)送CRC碼字，直到正確為止.

在數(shù)據(jù)通信與網(wǎng)絡(luò)中，通常n非常大，由數(shù)千個(gè)二進(jìn)制位構(gòu)成一個(gè)信息幀，為檢測(cè)信息傳輸正確與否，通常選用的CRC－32的生成多項(xiàng)式［8］如式（7）所示.

1.2字節(jié)信息流的CRC－32算法

假設(shè)：

·生成多項(xiàng)式G33（x）＝x32＋x26＋…＋x2＋x＋I(xiàn) （104C11DB7H）；

·Mi（x）表示第i個(gè)字節(jié)；

·字節(jié)信息流Mn－1（x）Mn－2（x）…Mi（x）…M1（x）M0（x）可表示為：

即字節(jié)數(shù)據(jù)流左移32位，再模2除生成多項(xiàng)式G33（x）：

首先，假設(shè)

其次，分析｛Mn－1（x）＊256（n－1）＋Mn－2（x）＊256（n－2）｝＊2564mod G33（x）的余數(shù)R（n－2）（x），分析過(guò)程如式（11）

式（11）表明，當(dāng)前字節(jié)Mn－2（x）的32位CRC校驗(yàn)碼的計(jì)算方法是

第一步，計(jì)算上一字節(jié)的CRC校驗(yàn)碼的最高8位與當(dāng)前字節(jié)異或后的CRC校驗(yàn)碼；

第二步，上一字節(jié)的CRC校驗(yàn)碼左移8位；

第三步，第一、第二步的計(jì)算結(jié)果異或得到當(dāng)前字節(jié)的CRC校驗(yàn)碼R（n－2）（x）.

重復(fù)第一至第三步依次逐個(gè)字節(jié)計(jì)算CRC校驗(yàn)碼，直到M0（x）計(jì)算得到R0（x）為整個(gè)字節(jié)信息流的32位CRC校驗(yàn)碼.

如，字節(jié)信息流M1（x）M0（x）＝DD9DH，則32位CRC校驗(yàn)碼R（x）計(jì)算過(guò)程如下：

采用式（11）不僅可以計(jì)算任意長(zhǎng)度字節(jié)信息流的32位CRC校驗(yàn)碼，而且將基于二進(jìn)制位的32位CRC校驗(yàn)碼的計(jì)算轉(zhuǎn)換為基于字節(jié)的CRC碼的計(jì)算，加速CRC碼的運(yùn)算.

1.3單字節(jié)32位CRC校驗(yàn)碼并行算法

表1　8位并行CRC－32計(jì)算邏輯表達(dá)式（“＋”表示異或）

由式（8）可知，字節(jié)信息流的CRC校驗(yàn)碼運(yùn)算的本質(zhì)是一個(gè)遞推過(guò)程［2］，其核心是計(jì)算單個(gè)字節(jié)的CRC校驗(yàn)碼，依據(jù)式（1）－（4）采用模2除及代入運(yùn)算規(guī)則可推導(dǎo)出一種求單字節(jié)的高速并行CRC算法，可利用組合邏輯電路計(jì)算一個(gè)字節(jié)的32位CRC校驗(yàn)碼.單個(gè)字節(jié)的8位信息多項(xiàng)式系數(shù)m7m6m5m4m3m2m1m0與32位的CRC校驗(yàn)碼余數(shù)多項(xiàng)式系數(shù)r31r30r29r28r27r26…r3r2r1r0邏輯關(guān)系如表1所示.

2　CRC－32編碼電路設(shè)計(jì)與實(shí)現(xiàn)

2.1電路設(shè)計(jì)

CRC碼的計(jì)算使用二進(jìn)制多項(xiàng)式模運(yùn)算，運(yùn)算時(shí)不考慮進(jìn)位和借位，模2加減其實(shí)質(zhì)是按位執(zhí)行異或運(yùn)算，模2乘除采用模2加減計(jì)算部分積和部分余數(shù).基于式（11）的字節(jié)信息流CRC碼運(yùn)算電路結(jié)構(gòu)如圖1所示：電路在時(shí)鐘信號(hào)的作用下，按如下步驟進(jìn)行工作：

第一步，當(dāng)reset信號(hào)有效（“0→1→0”），余數(shù)寄存器r始化為全“0”；

第二步，在時(shí)鐘信號(hào)的上升沿（“↑”），余數(shù)寄存器r高八位與當(dāng)前輸入的字節(jié)m異或后存入字節(jié)寄存器mx；

第三步，組合邏輯電路按照表1所示的邏輯表達(dá)式，并行計(jì)算得到字節(jié)的32位CRC校驗(yàn)碼rx；

圖1　字節(jié)信息流8位并行CRC－32電路結(jié)構(gòu)

第四步，rx的值與余數(shù)寄存器的現(xiàn)態(tài)左移八位后執(zhí)行異或運(yùn)算，異或結(jié)果在時(shí)鐘下降沿（“↓”）的作用下存入余數(shù)寄存器.這樣，在一個(gè)時(shí)鐘周期內(nèi)可以完成一個(gè)字節(jié)的CRC碼的計(jì)算.

第五步，重復(fù)第二－第四步，直到完成所有字節(jié)的計(jì)算，同時(shí)輸入信號(hào)finish有效（“1→0→1”）表明字節(jié)信息流發(fā)送結(jié)束，利用finish信號(hào)的下降沿（“↓”）將余數(shù)寄存器r的值存入輸出寄存器rout中并向外發(fā)送，該值即為輸入的字節(jié)信息流的32位CRC校驗(yàn)碼.

電路由reset信號(hào)啟動(dòng)，finish信號(hào)結(jié)束，使得電路可以計(jì)算任意長(zhǎng)度的字節(jié)信息流的CRC－32校驗(yàn)碼；時(shí)鐘信號(hào)的上升、下降沿的分別驅(qū)動(dòng)兩個(gè)寄存器工作，使得電路在每個(gè)時(shí)鐘內(nèi)完成一個(gè)字節(jié)的CRC－32校驗(yàn)碼的計(jì)算.

2.2邏輯實(shí)現(xiàn)

應(yīng)用Verilog HDL語(yǔ)言設(shè)計(jì)基于字節(jié)信息流的8位的高速、低功耗的并行CRC－32運(yùn)算電路，選擇EP2C5Q208CN芯片，在Quartus II開(kāi)發(fā)工具中配置、綜合和優(yōu)化后通過(guò)Quartus II中的Programmer工具下載到芯片中，可以快速穩(wěn)定地實(shí)現(xiàn)CRC－32校驗(yàn)碼的運(yùn)算操作且占用面積小，達(dá)到預(yù)期設(shè)計(jì)目標(biāo).

EP2CQ208CN是Altera公司推出的CycloneⅡ系列的FPGA，具有低成本、低功耗和高性?xún)r(jià)比的特點(diǎn)，芯片內(nèi)包含豐富的邏輯單元、可編程寄存器和存儲(chǔ)單元，可以進(jìn)行大量的邏輯運(yùn)算，支持寄存器反饋操作，在數(shù)據(jù)傳輸、無(wú)線(xiàn)局域網(wǎng)、無(wú)線(xiàn)感知網(wǎng)、智能卡系統(tǒng)、汽車(chē)等領(lǐng)域得到廣泛應(yīng)用，在相關(guān)應(yīng)用領(lǐng)域可提供快速、低功耗解決方案.

2.3仿真波形

文中設(shè)計(jì)基于字節(jié)信息流的高速、低功耗的8位并行CRC－32校驗(yàn)碼運(yùn)算電路的Verilog HDL模型，在A(yíng)ltera公司的Quartus II軟件中進(jìn)行編譯和仿真，用Visual FoxPro語(yǔ)言進(jìn)行軟件驗(yàn)證，所有運(yùn)算結(jié)果完全正確.圖2是不同長(zhǎng)度的字節(jié)信息流的CRC校驗(yàn)碼的仿真波形.

圖2中t1時(shí)間段：輸入信息流m由DDH、9DH、CCH、9DH四個(gè)字節(jié)組成，每個(gè)時(shí)鐘周期計(jì)算一個(gè)字節(jié)的32位的CRC校驗(yàn)碼，所以時(shí)間段t1由4個(gè)時(shí)鐘周期T1、T2、T3、T4組成.各個(gè)時(shí)鐘周期電路完成的功能如下：

T1：字節(jié)信息流的起始信號(hào)reset在T1時(shí)鐘周期的前半周期有效（高有效），完成寄存器的初始化操作；T1時(shí)鐘周期的上升沿處字節(jié)寄存器mx接收輸入端數(shù)據(jù)DDH（當(dāng)前輸入字節(jié)DDH與余數(shù)寄存器r的現(xiàn)態(tài)的高8位00H異或結(jié)果），組合邏輯電路的輸出rx為2056CD3AH（DDH的32位CRC校驗(yàn)碼）；T1時(shí)鐘周期的下升沿處余數(shù)寄存器r接收輸入端數(shù)據(jù)2056CD3AH（rx的值與r現(xiàn)態(tài)左移8位后的值全“0”異或結(jié)果），至此電路完成字節(jié)數(shù)據(jù)流“DDH”的32位CRC校驗(yàn)碼的計(jì)算.

圖2　字節(jié)信息流8位并行CRC－32仿真波形

T2：T2時(shí)鐘周期的上升沿處字節(jié)寄存器mx接收輸入端數(shù)據(jù)BDH（當(dāng)前輸入字節(jié)9DH與余數(shù)寄存器r的現(xiàn)態(tài)的高8位20H異或結(jié)果），組合邏輯電路的輸出rx為8CF30BADH（BDH的32位CRC校驗(yàn)碼）；T2時(shí)鐘周期的下升沿處余數(shù)寄存器r接收輸入端數(shù)據(jù)DA3E31ADH（rx的值與r現(xiàn)態(tài)左移8位后的值“56CD3A00H”異或結(jié)果），至此電路完成字節(jié)數(shù)據(jù)流“DD9DH”的32位CRC校驗(yàn)碼的計(jì)算.

T3：T3時(shí)鐘周期的上升沿處字節(jié)寄存器mx接收輸入端數(shù)據(jù)16H（當(dāng)前輸入字節(jié)CCH與余數(shù)寄存器r的現(xiàn)態(tài)的高8位DAH異或結(jié)果），組合邏輯電路的輸出rx為569796C2H（16H的32位CRC校驗(yàn)碼）；T3時(shí)鐘周期的下升沿處余數(shù)寄存器r接收輸入端數(shù)據(jù)68A63BC2H（rx的值與r現(xiàn)態(tài)左移8位后的值“3E31AD 00H”異或結(jié)果），至此電路完成字節(jié)數(shù)據(jù)流“DD9DCCH”的32位CRC校驗(yàn)碼的計(jì)算.

T4：T4時(shí)鐘周期的上升沿處字節(jié)寄存器mx接收輸入端數(shù)據(jù)F5H（當(dāng)前輸入字節(jié)9DH與余數(shù)寄存器r的現(xiàn)態(tài)的高8位68H異或結(jié)果），組合邏輯電路的輸出rx為9E7D9662H（F5H的32位CRC校驗(yàn)碼）；T4時(shí)鐘周期的下升沿處余數(shù)寄存器r接收輸入端數(shù)據(jù)38465462H（rx的值與r現(xiàn)態(tài)左移8位后的值“A63BC2 00H”異或結(jié)果），至此電路完成字節(jié)數(shù)據(jù)流“DD9DCC9DH”的32位CRC校驗(yàn)碼的計(jì)算.

輸入信號(hào)finish收到負(fù)脈沖，表明一個(gè)字節(jié)信息流輸入結(jié)束，字節(jié)信息流“DD9DCC9DH”的32位校驗(yàn)碼（38465462H）在此負(fù)脈沖的下降沿處存入寄存器rout并附加到數(shù)據(jù)流之后向外發(fā)送，同時(shí)電路在reset信號(hào)的作用下，又可開(kāi)始下一個(gè)字節(jié)信息流的32位CRC校驗(yàn)碼的計(jì)算，如圖2中t2、t3時(shí)間段所示信息.

由圖2可知，一個(gè)字節(jié)信息流的CRC－32校驗(yàn)碼的運(yùn)算由reset信號(hào)（“0→1→0”）啟動(dòng)、finish信號(hào)（“1→0→1”）結(jié)束，這樣安排主要有兩個(gè)目的：一是，電路可以完成任意長(zhǎng)度字節(jié)信息流的8位并行CRC－32檢驗(yàn)碼的計(jì)算，如t1、t2時(shí)間段的信息流的長(zhǎng)度為4個(gè)字節(jié)，t3時(shí)間段的信息流的長(zhǎng)度為6個(gè)字節(jié)；二是，當(dāng)電路應(yīng)用于串行數(shù)據(jù)傳輸系統(tǒng)中，可以由信息幀的起始序列組合產(chǎn)生reset信號(hào)、信息幀的結(jié)束序列組合產(chǎn)生finish信號(hào)，這樣圖2所示的電路可以非常方便地嵌入到通信系統(tǒng)中，在發(fā)送方可以方便快速產(chǎn)生CRC－32校驗(yàn)碼，在接收方只需將finish信號(hào)推遲四個(gè)時(shí)鐘周期即可實(shí)現(xiàn)信息幀的檢錯(cuò)功能.

4　結(jié)束語(yǔ)

CRC是一種能發(fā)現(xiàn)并糾正信息在存儲(chǔ)和傳輸過(guò)程中連續(xù)出現(xiàn)的多位錯(cuò)誤的校驗(yàn)編碼.文中分析CRC碼的校驗(yàn)原理及特點(diǎn)，推導(dǎo)相鄰字節(jié)間的CRC－32校驗(yàn)碼的計(jì)算方法，利用組合邏輯直接快速計(jì)算當(dāng)前字節(jié)的32位CRC校驗(yàn)碼，使用Verilog HDL建立基于字節(jié)信息流的8位并行、高效、快速計(jì)算任意長(zhǎng)度字節(jié)的32位CRC校驗(yàn)碼的運(yùn)算電路模型，通過(guò)Quartus II開(kāi)發(fā)軟件編譯和仿真，下載到FPGA芯片中快速穩(wěn)定實(shí)現(xiàn)CRC－32校驗(yàn)碼的計(jì)算及檢錯(cuò)功能.

電路由輸入信號(hào)啟動(dòng)和停止，不僅可以使字節(jié)信息流的長(zhǎng)度不限，還可容易地嵌入到通信傳輸系統(tǒng)中，在發(fā)送方快速計(jì)算CRC－32校驗(yàn)碼，在接收方可實(shí)現(xiàn)信息幀的檢錯(cuò)功能，避免由于信道傳輸特性不理想及其他噪聲的影響而引起的信息位出錯(cuò)，保證信息正確可靠地傳輸.

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［12］ 程桂花，齊學(xué)梅，羅永龍.AES算法中模逆運(yùn)算電路設(shè)計(jì)與實(shí)現(xiàn)［J］.小型微型計(jì)算機(jī)系統(tǒng)，2011，32（6）：1240－1244.

Design and Implementation of Parallel CRC－32Checking Circuits for Byte Streams

CHENG Gui－h(huán)ua1， CHEN Fu－long1， QI Xue－mei1， ZUO Kai－zhong2
（1.School of Mathematics and Computer Science，Anhui Normal University，Wuhu 241003，China；2.Engineering Technology Research Center of Network and Information Security，Anhui Normal University，Wuhu 241003，China）

CRC is a check coding method to detect and correct continuous multiple error bits in the process of storage and transmission.In this paper，the principles and characteristics of CRC－32are analyzed，the algorithms of CRC－32between adjacent bytes are derived，the CRC－32code of the current byte is fast calculated by combinational logic circuits in parallel，and this CRC－32coding and error detection circuit coded in Verilog HDL is implemented in FPGA.In this circuit，the CRC－32check code for byte stream with an arbitrary length is calculated，and it also can be embedded in communication transmission systems for error detection and correction to ensure that the information is transmitted accurately and reliably.

CRC－32；cyclic redundancy check code；parallel CRC－32algorithm；byte stream

309.2

A

1001－2443（2016）03－0214－06

10.14182／J.cnki.1001－2443.2016.03.002

2015－12－20

國(guó)家自然科學(xué)基金（61370050，61572036）；安徽省高校省級(jí)自然科學(xué)研究項(xiàng)目（KJ2014A084）；安徽省高校省級(jí)自然科學(xué)研究項(xiàng)目（自籌KJ2012Z119）；蕪湖市科技計(jì)劃重點(diǎn)項(xiàng)目（2014cxy04）.

程桂花（1966－），女，安徽池州人，講師，主要研究方向?yàn)橛?jì)算機(jī)系統(tǒng)結(jié)構(gòu)及信息安全.

引用格式：程桂花，陳付龍，齊學(xué)梅，等.字節(jié)信息流并行CRC－32校驗(yàn)碼電路設(shè)計(jì)與實(shí)現(xiàn)［J］.安徽師范大學(xué)報(bào)：自然科學(xué)版，2016，39（3）：214－219.