付高原，郭 臣，潘進勇，施 雪

（河海大學 計算機與信息學院，江蘇 南京211100）

基于FPGA的UDP點對點傳輸協(xié)議實現(xiàn)

付高原，郭 臣，潘進勇，施 雪

（河海大學 計算機與信息學院，江蘇 南京211100）

基于提升數(shù)據(jù)傳輸速率，提高數(shù)據(jù)傳輸實時性的目的，提出了一種基于UDP協(xié)議的點到點數(shù)據(jù)傳輸方案，并采用現(xiàn)場可編程邏輯門整列（FPGA）和以太網(wǎng)PHY芯片RTL8211EG實現(xiàn)點到點的UDP高速數(shù)據(jù)傳輸。通過對比傳統(tǒng)TCP/IP協(xié)議的工作原理，并結(jié)合相應的理論分析，得出該系統(tǒng)在數(shù)據(jù)傳輸速率上具有一定的優(yōu)勢，且系統(tǒng)復雜度低，便于實現(xiàn)的結(jié)論。

UDP；FPGA；點到點；高速數(shù)據(jù)傳輸

隨著高清視頻影像，及視頻監(jiān)控等領(lǐng)域的需求越來越大，涉及高清視頻，音頻等大數(shù)據(jù)量數(shù)據(jù)傳輸?shù)膽庙椖吭絹碓蕉?，在這一類對實時性及傳輸速率有一定要求的項目當中，網(wǎng)絡終端對于數(shù)據(jù)傳輸?shù)奶幚砟芰Τ闪酥萍s此類項目發(fā)展的重要因素，對比發(fā)現(xiàn)，UDP協(xié)議相較于TCP協(xié)議而言，在可靠性上雖有欠缺，但在傳輸速率上占有一定優(yōu)勢，更加適合高速率數(shù)據(jù)傳輸?shù)膱鼍癧1-2]。而基于FPGA的應用相較于傳統(tǒng)的軟件實現(xiàn)而言可以節(jié)省CPU資源，并且可使系統(tǒng)集成度得到一定的提升。

1 UDP協(xié)議及基于FPGA實現(xiàn)的優(yōu)點

TCP協(xié)議與UDP協(xié)議同屬于TCP/IP結(jié)構(gòu)體系的傳輸層協(xié)議，但相比于UDP協(xié)議，TCP協(xié)議不適合高速遠距離網(wǎng)絡[3]。研究人員在TCP協(xié)議的基礎上提出了許多改進方案，用以提高其傳輸性能，但受限于TCP協(xié)議本身復雜的擁塞控制機制和流量控制機制，TCP協(xié)議的改進型在高速遠距離網(wǎng)絡中的傳輸性能并不理想[4]。相比于TCP協(xié)議，UDP協(xié)議是一種不可靠的傳輸協(xié)議，數(shù)據(jù)傳輸?shù)目煽啃孕枰蠈咏涌谥械膽贸绦虮ＷC，在數(shù)據(jù)傳輸開始前，UDP協(xié)議不需要像TCP協(xié)議那樣通過三次握手建立連接，也沒有TCP協(xié)議復雜的擁塞控制機制和流量控制機制，UDP協(xié)議只保證通信間進程的最基本要求，所以采用UDP這種非面向鏈接的不可靠傳輸協(xié)議能夠很好的解決數(shù)據(jù)傳輸?shù)膶崟r性及傳輸速率問題。與受內(nèi)部CPU控制的串行結(jié)構(gòu)不同，F(xiàn)PGA的并行結(jié)構(gòu)不受指令周期的影響，可以進一步提高終端對于數(shù)據(jù)傳輸?shù)奶幚砟芰?。通過Verilog語言靈活編寫UDP協(xié)議棧的控制結(jié)構(gòu)，物理連接簡單且不需要外設驅(qū)動與大量的外圍控制電路，大大簡化了系統(tǒng)實現(xiàn)的難易程度，且運用靈活，可移植性強，系統(tǒng)集成度高。

2 系統(tǒng)原理及具體實現(xiàn)方法

2.1 系統(tǒng)原理

基于UDP/IP模型的層次劃分及收發(fā)流程如圖1所示。

圖1 UDP/IP協(xié)議棧收發(fā)過程示意圖

在整個收發(fā)過程中，傳輸層協(xié)議按照前面所分析的結(jié)論，為提高數(shù)據(jù)傳輸速率，只采用UDP協(xié)議。因?qū)崿F(xiàn)的是點到點的單一路徑數(shù)據(jù)傳輸，因此在不存在路徑選擇的問題，因此，也就不用實現(xiàn)ARP及RARP協(xié)議，降低了系統(tǒng)實現(xiàn)難度。

發(fā)送過程：發(fā)送過程實際是一個數(shù)據(jù)打包的過程，按照以太網(wǎng)幀結(jié)構(gòu)由內(nèi)到外的順序，以及TCP/IP模型各層協(xié)議的規(guī)定依次添加應用程序端口號、UDP首部、IP首部、以太網(wǎng)幀首部等結(jié)構(gòu)。當源主機的應用程序需要發(fā)送數(shù)據(jù)給目的主機時，會將數(shù)據(jù)包發(fā)送到UDP/IP協(xié)議棧中進行處理，首先數(shù)據(jù)包在傳輸層添加傳輸層首部信息，然后將添加了傳輸層首部的UDP數(shù)據(jù)包發(fā)送到網(wǎng)絡層添加網(wǎng)絡層首部生成IP數(shù)據(jù)包，然后將IP數(shù)據(jù)包發(fā)送給數(shù)據(jù)鏈路層添加以太網(wǎng)幀首部及尾部，然后將打包好的以太網(wǎng)幀發(fā)送到物理層通過網(wǎng)絡發(fā)送出去。

接收過程：當目的主機接收到網(wǎng)絡中的以太網(wǎng)幀時，目的主機將接收到的以太網(wǎng)幀中所帶的地址信息與自身地址信息進行匹配，并對匹配的以太網(wǎng)幀進行解包處理。以太網(wǎng)驅(qū)動程序首先根據(jù)以太網(wǎng)幀首部中的相關(guān)字段確定該數(shù)據(jù)幀的類型，然后交給相應的協(xié)議進行解包處理，解出相應的網(wǎng)絡層數(shù)據(jù)包，然后將網(wǎng)絡層數(shù)據(jù)包發(fā)送到網(wǎng)絡層進行相應的解包，解出相應的傳輸層數(shù)據(jù)包然后發(fā)送到傳輸層進行下一步處理，直到根據(jù)數(shù)據(jù)段中封裝的端口號將封裝的用戶數(shù)據(jù)交給相應的應用程序，整個接收過程結(jié)束。

2.2 具體實現(xiàn)方法

根據(jù)各層協(xié)議的相關(guān)規(guī)定及收發(fā)流程，將整個系統(tǒng)劃分為以下4個模塊[5]：

發(fā)送模塊：發(fā)送模塊主要包含UDP發(fā)送狀態(tài)機及發(fā)送數(shù)據(jù)緩存兩部分功能組成。針對本文所設計的點到點的數(shù)據(jù)傳輸，目的IP地址和MAC地址及源IP地址和MAC地址均為已知，所以不需要ARP協(xié)議等相關(guān)的尋址解析協(xié)議，只需要將已知的IP地址及MAC地址在發(fā)送模塊中直接添加到UDP數(shù)據(jù)包外層即可[6]。經(jīng)過發(fā)送模塊處理后的數(shù)據(jù)包就是一個完整的以太網(wǎng)數(shù)據(jù)幀，其格式如圖1中發(fā)送部分所示。UDP發(fā)送狀態(tài)機包含七個狀態(tài)，分別是空閑狀態(tài)、起始狀態(tài)、生成首部校驗和、發(fā)送MAC地址、發(fā)送IP首部、發(fā)送UDP數(shù)據(jù)包及發(fā)送CRC校驗碼。Verilog程序流程圖如圖2所示。

接收模塊：接收模塊主要包含UDP接收狀態(tài)機及接收數(shù)據(jù)緩存兩部分功能組成，其中UDP接收狀態(tài)機包含8個狀態(tài)，分別是空閑狀態(tài)、等待狀態(tài)、起始狀態(tài)、接收MAC地址、接收IP類型碼、接收IP地址、接收UDP數(shù)據(jù)包、CRC校驗及數(shù)據(jù)存儲，其中數(shù)據(jù)存儲狀態(tài)要求對不滿4byte的數(shù)據(jù)進行補0處理，并將這4byte數(shù)據(jù)存入RAM中。Verilog程序流程圖如圖2所示。

CRC檢驗模塊[11]：本系統(tǒng)在數(shù)據(jù)傳輸?shù)乃俣壬嫌幸欢ǖ囊?，因此CRC校驗模塊相較于傳統(tǒng)的串行CRC校驗，為提高校驗碼生成的速度，采用并行CRC校驗，數(shù)據(jù)每次一個字節(jié)8位并行輸入進行校驗。CRC校驗的生成多項式采用CRC-32標準形式[12]，具體為：

圖2 收發(fā)流程圖

頂層模塊：頂層模塊對發(fā)送模塊，接收模塊及CRC校驗模塊進行例化，將3個模塊整合，形成一個統(tǒng)一的系統(tǒng)，同時例化一個雙端口RAM，讀寫的位寬是32bit，深度是512，雙端口RAM用來做數(shù)據(jù)緩存用。按照前述要求編寫各模塊Verilog代碼[15]。具體UDP/IP協(xié)議棧結(jié)構(gòu)框圖如圖3所示。

圖3 UDP/IP協(xié)議棧結(jié)構(gòu)框圖

3 FPGA仿真測試及硬件調(diào)試

編寫測試程序，得到測試波形如圖4所示。

圖4 仿真波形

從圖中可以看出，測試程序給發(fā)送模塊以相應激勵，在接收計數(shù)器的相應計數(shù)單位上可以看到接收到的發(fā)送數(shù)據(jù)波形，仿真結(jié)果符合系統(tǒng)要求。

結(jié)合上述分析及各模塊Verilog代碼及編寫的UCF約束文件設計系統(tǒng)原理圖，硬件電路設計主要將芯片RTL8211EG的外部接口引出，同時配置好相應的外部電阻電容以及外部晶振。芯片的外部接口主要有兩類：一類為FPGA通信的接口，通過40針排針連接；另一類為與RJ45通信接口的相連接口。模塊由3.3 V電源供電，通過40針排針的上下兩端的接口提供電壓。芯片要求外部25 M晶振，且一直處于工作狀態(tài)，只要有信號需要傳輸，就可以立即傳輸。根據(jù)設計的原理圖繪制PCB板并制板，然后將編寫好的程序燒寫到FPGA中，并將制好的板與PC通過網(wǎng)線鏈接，通過網(wǎng)絡調(diào)試助手向FPGA發(fā)送數(shù)據(jù)，可以在接收端窗口接收到發(fā)送的數(shù)據(jù)，系統(tǒng)功能正常。

4 結(jié)束語

相比于TCP協(xié)議而言，UDP協(xié)議在可靠性上有所欠缺，但其在傳輸速率及系統(tǒng)復雜度上的優(yōu)勢十分明顯。而基于FPGA的網(wǎng)絡傳輸系統(tǒng)開發(fā)相較于傳統(tǒng)的由軟件來實現(xiàn)傳輸協(xié)議的項目開發(fā)來說，節(jié)約了CPU的資源，提升了系統(tǒng)的整體性能，并且便于移植，系統(tǒng)的集成度也得到了一定的提高?；贔PGA的UDP點到點傳輸協(xié)議在點到點的高速遠距離數(shù)據(jù)傳輸?shù)倪\用中有著一定的優(yōu)勢。

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Implementation of point-to-point transmission based on UDP protocol with FPGA

FU Gao-yuan，GUO Chen，PAN Jin-yong，SHI Xue
（School of Computer and Information，Hohai University，Nanjing 211100，China）

In order to enhance the data transmission rate and improve real-time performance of data transmission，propose a point-to-point data transmission scheme based on UDP protocol.And use the Field-Programmable Gate Array（FPGA）and PHY chip（RTL8211EG）to achieve the point-to-point UDP high speed data transmission.Compared the traditional TCP/IP protocol working principle，and combined with the corresponding theoretical analysis.It is concluded that the system has some advantages in data transmission rate，low complexity of the system，and convenient to realize.

UDP；FPGA；point-to-point；high speed data transmission

TN99

：A

：1674-6236（2017）02-0181-04

2016-01-21稿件編號：201601195

付高原（1990—），男，湖北宜昌人，碩士。研究方向：信號與信息處理。