基于Verilog的模擬前端時(shí)序的實(shí)現(xiàn)方法

趙 地，朱興華，孫 輝，楊定宇，王 進(jìn)，李小輝

(成都信息工程大學(xué) 光電技術(shù)學(xué)院，四川 成都 610225)

基于Verilog的模擬前端時(shí)序的實(shí)現(xiàn)方法

趙 地，朱興華，孫 輝，楊定宇，王 進(jìn)，李小輝

(成都信息工程大學(xué) 光電技術(shù)學(xué)院，四川 成都 610225)

針對(duì)如何高精度、高速實(shí)現(xiàn)模擬前端時(shí)序的問題，提出了一種用于平板探測器的模擬前端時(shí)序的Verilog實(shí)現(xiàn)方法。Verilog語言的編程整體上采用模塊化設(shè)計(jì)，主要包含電荷采集模塊、數(shù)據(jù)讀出模塊和計(jì)數(shù)器模塊。利用鎖相環(huán)技術(shù)設(shè)置各模塊不同的時(shí)鐘信號(hào)，通過編寫有限狀態(tài)機(jī)和改進(jìn)型計(jì)數(shù)器實(shí)現(xiàn)各模塊的時(shí)序。仿真結(jié)果表明，該編程方法滿足了時(shí)序高精度實(shí)現(xiàn)的需求，具有運(yùn)行速度快、靈活性高等特點(diǎn)，達(dá)到了預(yù)期效果。

平板探測器；模擬前端；時(shí)序；Verilog；仿真

隨著醫(yī)療技術(shù)的不斷進(jìn)步，X射線成像技術(shù)得到了快速發(fā)展。以往的X射線成像系統(tǒng)采用膠片和增感屏獲取圖像，具有較多的缺點(diǎn)，包括檢測速度慢、圖像質(zhì)量低等[1-2]。數(shù)字X射線平板探測器(Flat Panel Detector，F(xiàn)PD)的出現(xiàn)，較好地解決了這些問題，它具有空間分辨率高、可減少X射線輻射劑量等優(yōu)點(diǎn)，在醫(yī)療、工業(yè)等領(lǐng)域得到了廣泛應(yīng)用[3]。

因此，研制具有自主知識(shí)產(chǎn)權(quán)的FPD在國內(nèi)非常重要。目前廣泛采用的是直接型FPD[4]，其主要成像過程是轉(zhuǎn)換層將X射線轉(zhuǎn)換成電信號(hào)，薄膜晶體管(Thin Film Transistor，TFT)陣列對(duì)電信號(hào)進(jìn)行采集、存儲(chǔ)并讀出，再經(jīng)放大器、A/D轉(zhuǎn)換器等轉(zhuǎn)變成數(shù)字圖像信號(hào)，并通過顯示器顯示[5-6]。模擬前端用于讀出TFT陣列中的電信號(hào)，并對(duì)其進(jìn)行放大、采樣及轉(zhuǎn)換等處理。模擬前端設(shè)計(jì)的成功與否決定了FPD成像中信噪比的成敗[7]。本文針對(duì)用于FPD的AFE1256(Analog Front End，AFE)模擬前端進(jìn)行分析[8]，著重闡述了采用Verilog語言對(duì)AFE1256時(shí)序控制的實(shí)現(xiàn)方法，并通過Modelsim10.1c軟件進(jìn)行仿真，為平板探測器的研究提供了參考。

1 時(shí)序控制的要求和總體實(shí)現(xiàn)思路

1.1 AFE1256的基本結(jié)構(gòu)

與普通模擬前端相比，AFE1256模擬前端在信號(hào)讀取速度、噪聲、功耗等方面進(jìn)行了優(yōu)化，其電路原理如圖1所示[8]。

圖1 AFE1256的電路原理圖

從TFT陣列流入的電信號(hào)輸入256個(gè)通道中，積分器對(duì)各通道電荷進(jìn)行積分，經(jīng)相關(guān)雙采樣器(CDS)采集電荷，并濾出低頻噪聲，再經(jīng)模擬復(fù)用器(Mux)和模數(shù)轉(zhuǎn)換器(ADC)輸出相應(yīng)的數(shù)字圖像信號(hào)。每個(gè)采樣電路都有兩個(gè)電容器通道，當(dāng)通道A采集電荷時(shí)，通道B會(huì)從之前的積分器中讀取數(shù)據(jù)，此操作有助于優(yōu)化幀的捕獲和數(shù)據(jù)讀取時(shí)間[9-10]。

1.2 時(shí)序控制的基本要求

AFE1256需要實(shí)現(xiàn)的時(shí)序包括電荷采集時(shí)序和數(shù)據(jù)讀出時(shí)序，主要工作信號(hào)如表1所示。

表1 時(shí)序產(chǎn)生的主要信號(hào)及其用途

X射線成像系統(tǒng)對(duì)AFE時(shí)序控制的基本要求如下：3種可選的時(shí)鐘頻率，即電荷采集時(shí)鐘頻率1.5 MHz(周期約583 ns)、數(shù)據(jù)讀出時(shí)鐘頻率40 MHz(25.5 ns)以及計(jì)數(shù)器時(shí)鐘頻率100 MHz(10 ns)；時(shí)鐘掃描時(shí)間為電荷采集時(shí)鐘周期的65倍；可自由設(shè)置AFE的參數(shù)，各階段的建立、保持時(shí)間都能嚴(yán)格按照手冊(cè)的規(guī)定值進(jìn)行控制，如電荷積分時(shí)間最少為14 μs。

1.3 時(shí)序控制的總體實(shí)現(xiàn)思路

AFE1256時(shí)序控制的Verilog實(shí)現(xiàn)，具體來講，就是實(shí)現(xiàn)AFE1256在電荷采集過程和數(shù)據(jù)讀出過程的有效信號(hào)輸出。電荷采集過程包含了電荷重置和電荷積分兩部分，前者用于AFE存儲(chǔ)區(qū)的電荷清除；后者用于正常的數(shù)據(jù)讀出和成像。

根據(jù)Verilog語言自上向下的設(shè)計(jì)特點(diǎn)[11]，本文整體結(jié)構(gòu)上采用模塊化設(shè)計(jì)，包含頂層模塊和頂層模塊下面的幾個(gè)子模塊。先在各個(gè)子模塊中寫入具體的邏輯代碼，再進(jìn)行子模塊間的有機(jī)組合。

1.4 設(shè)計(jì)的難點(diǎn)及其優(yōu)化方法

根據(jù)時(shí)序控制要求，數(shù)據(jù)讀出和電荷采集階段的建立時(shí)間約20 ns，遠(yuǎn)小于電荷采集時(shí)鐘周期583 ns，若直接以電荷采集時(shí)鐘作為系統(tǒng)的輸入時(shí)鐘，由于FPGA內(nèi)部布線的傳輸延遲等因素，顯示出的建立時(shí)間會(huì)遠(yuǎn)超過20 ns，因此設(shè)置不同的驅(qū)動(dòng)時(shí)鐘信號(hào)是不可缺少的。為此，本文運(yùn)用鎖相環(huán)技術(shù)提出了設(shè)計(jì)的優(yōu)化方法[12]。將數(shù)據(jù)讀出時(shí)鐘頻率作為輸入基準(zhǔn)時(shí)鐘頻率，分頻至采樣時(shí)鐘頻率，同時(shí)倍頻至計(jì)數(shù)器時(shí)鐘頻率，100 MHz的計(jì)數(shù)器時(shí)鐘能夠精確的實(shí)現(xiàn)數(shù)據(jù)讀出和電荷采集的建立時(shí)間，數(shù)據(jù)讀出和電荷采集階段可以相互不受影響的分別使用40 MHz和1.5 MHz的驅(qū)動(dòng)時(shí)鐘。此方法與普通的分頻計(jì)數(shù)器實(shí)現(xiàn)方法相比，可以減少傳輸線路的延遲時(shí)間(控制在5 ns之內(nèi))，時(shí)序的實(shí)現(xiàn)更加精準(zhǔn)。時(shí)鐘信號(hào)波形如圖2所示。

圖2 時(shí)鐘信號(hào)波形圖

2 時(shí)序控制的Verilog HDL實(shí)現(xiàn)

2.1 整體模塊設(shè)計(jì)

本文在Xilinx平臺(tái)ISE環(huán)境下，使用Verilog語言完成軟件編程。頂層模塊不能實(shí)現(xiàn)功能邏輯，只是完成端口的連接。以系統(tǒng)時(shí)鐘CLK_IN1為基準(zhǔn)輸入時(shí)鐘，輸出3個(gè)時(shí)鐘：電荷采集時(shí)鐘CLK_OUT1、數(shù)據(jù)讀出時(shí)鐘CLK_OUT2和計(jì)數(shù)器時(shí)鐘CLK_OUT3。子模塊由電荷采集模塊、數(shù)據(jù)讀出模塊和計(jì)數(shù)器模塊組成，每個(gè)子模塊都有獨(dú)立的時(shí)鐘信號(hào)及輸出端口，均能實(shí)現(xiàn)各自的功能。

2.2 有限狀態(tài)機(jī)的建模與實(shí)現(xiàn)

電荷采集模塊和數(shù)據(jù)讀出模塊的時(shí)序是通過編寫有限狀態(tài)機(jī)來實(shí)現(xiàn)的。與其他方法相比，該方法能夠優(yōu)化芯片邏輯資源的占用，消除毛刺等[13]。在符合時(shí)序設(shè)計(jì)要求的前提下，為提高運(yùn)行性能，在對(duì)狀態(tài)機(jī)建模時(shí)首先考慮以下幾點(diǎn)：(1)選用一位獨(dú)熱碼編碼結(jié)構(gòu)，不需要再畫狀態(tài)表且電路運(yùn)行快[14]；(2)狀態(tài)機(jī)必須完善，當(dāng)外部邏輯發(fā)現(xiàn)異常時(shí)，狀態(tài)機(jī)能夠立刻恢復(fù)為初始狀態(tài)；(3)采取雙邊沿觸發(fā)的方法用以減少功率的損耗。

按照功能實(shí)現(xiàn)的先后順序，電荷采集模塊的時(shí)序可分為8個(gè)狀態(tài)，分別為初始清零S0、通道等待S1、通道切換S2、復(fù)位保持S3、采樣重置S4、TFT門極打開等待S5、采樣信號(hào)S6、復(fù)位等待S7。同時(shí)設(shè)置相應(yīng)的狀態(tài)轉(zhuǎn)移條件來控制各狀態(tài)的有序轉(zhuǎn)換，狀態(tài)轉(zhuǎn)移圖如圖3所示。

圖3 狀態(tài)轉(zhuǎn)移圖

工作過程如下：上電后，狀態(tài)機(jī)進(jìn)入初始狀態(tài)S0，當(dāng)?shù)?5個(gè)時(shí)鐘上升沿到來即clk_cnt_full=‘1’時(shí)，進(jìn)入通道等待狀態(tài)S1；當(dāng)ts4滿信號(hào)標(biāo)志ts4_cnt_full=‘1’時(shí),進(jìn)入通道切換S2狀態(tài)；當(dāng)ts1滿信號(hào)標(biāo)志ts1_cnt_full=‘1’時(shí)，進(jìn)入復(fù)位保持S3狀態(tài)，其余步驟與此類似，直到當(dāng)tH3滿信號(hào)標(biāo)志tH3_cnt_full=‘1’時(shí)，狀態(tài)機(jī)會(huì)跳轉(zhuǎn)至初始態(tài)S0。

部分Verilog程序如下 ：

always@(posedge clk or negedge rst_n)

if(rst_n==1'b0)begin

state <= rst;

ts4_en_cnt<= 1'b0; ……

end

else begin

case(state)

rst:

if(clk_cnt == 7'd64) begin

state <= wait_A_BZ;

ts4_en_cnt<= 1'b1;

end

else state <= rst;

wait_A_BZ:

if(ts4_cnt_full) begin

state <= A_BZ_toggle;

A_BZ <= 1'b1;

ts4_en_cnt<= 1'b0;

ts1_en_cnt<= 1'b1;

end

else state <= wait_A_BZ;

……

default:state <= rst;

endcase

end

2.3 計(jì)數(shù)器的改進(jìn)

從上述過程可以發(fā)現(xiàn)，在一個(gè)功能模塊中使用了大量計(jì)數(shù)器，且計(jì)數(shù)器滿量程值這一常量(cnt_full)，在不同計(jì)數(shù)器中需要設(shè)置不同的值。在功能仿真中，往往需要適當(dāng)調(diào)整這個(gè)常量的值，則只能回到子模塊中逐一修改數(shù)據(jù)，這勢必會(huì)增加工作量且易發(fā)生疏漏。因此針對(duì)滿量程值相同的計(jì)數(shù)器，使用parameter聲明一個(gè)參數(shù)化常量“CNT_FULL”[15]，在進(jìn)行滿量程修改時(shí)，直接修改parameter值，而不是逐一修改每個(gè)量程值數(shù)字。

除此之外，對(duì)于量程不同的多個(gè)計(jì)數(shù)器，一般使用的方法是把代碼復(fù)制得到多個(gè)計(jì)數(shù)器文件，并修改parameter為所需的值，此種方式雖能避免一個(gè)常量值在多個(gè)計(jì)數(shù)器中被多次使用，但仍需多個(gè)計(jì)數(shù)器子模塊，未能大幅減少工作量。因此，在頂層模塊例化計(jì)數(shù)器子模塊時(shí)，直接在例化的過程中修改計(jì)數(shù)器模塊的參數(shù)值，使用defparam來重新定義CNT_FULL的值[7]。如本文中進(jìn)行參數(shù)化設(shè)計(jì)為

defparam ts4_cnt.CNT_FULL=2

這里ts4_cnt是被例化的模塊名字，CNT_FULL是ts4_cnt模塊中需要修改的參數(shù)的名字，當(dāng)使用defparam修改參數(shù)值后，原始文件的默認(rèn)參數(shù)值會(huì)被忽略，CNT_FULL值就是2。這種參數(shù)化實(shí)現(xiàn)方式有效減少了工作量。

3 仿真結(jié)果及分析

利用仿真軟件Modelsim10.1c對(duì)編寫的Verilog程序進(jìn)行仿真，仿真結(jié)果如圖4所示。從圖中可知，Modelsim仿真和預(yù)期結(jié)果相符，所以Verilog程序準(zhǔn)確。

圖4 AFE1256時(shí)序仿真結(jié)果圖

下面對(duì)仿真結(jié)果進(jìn)行分析。電荷采集階段的波形圖是最復(fù)雜的，也是整個(gè)AFE1256時(shí)序控制的關(guān)鍵。當(dāng)?shù)?5個(gè)時(shí)鐘上升沿來臨時(shí)，進(jìn)入A_BZ通道等待狀態(tài)，經(jīng)過A_BZ切換的建立時(shí)間ts4，切換到A通道開始信號(hào)采樣和B通道開始輸出數(shù)據(jù)的模式；接著經(jīng)過IRST的建立時(shí)間ts1，AFE1256進(jìn)入復(fù)位階段，開始重置信號(hào)；在復(fù)位階段，數(shù)據(jù)輸出使能端STI開始驅(qū)動(dòng)一個(gè)數(shù)據(jù)的讀出，該數(shù)據(jù)是由先前的積分器所采集；經(jīng)過時(shí)間tIRST復(fù)位結(jié)束，系統(tǒng)開始采樣背景噪聲，經(jīng)過tD1的延遲時(shí)間，系統(tǒng)受到低通濾波器(LPF)帶寬的限制，開始積分漏電流，再經(jīng)過時(shí)間tSHR采樣背景噪聲結(jié)束。這時(shí)經(jīng)過tH1的保持時(shí)間后，TFT門極打開，向AFE1256輸入電荷信號(hào)，系統(tǒng)開始積分采集來的電荷，經(jīng)過至少14 μs的積分時(shí)間后，TFT門極關(guān)斷，共經(jīng)過65個(gè)時(shí)鐘周期，系統(tǒng)會(huì)跳至初始狀態(tài)開始下一個(gè)數(shù)據(jù)的掃描。

4 結(jié)束語

本文采用Verilog語言進(jìn)行硬件描述，實(shí)現(xiàn)了用于平板探測器的高性能模擬前端的時(shí)序控制，通過采用鎖相環(huán)的方法，實(shí)現(xiàn)了時(shí)鐘信號(hào)延遲的靈活、有效控制。通過改進(jìn)計(jì)數(shù)器并結(jié)合有限狀態(tài)機(jī)的方法，使時(shí)序的控制更加高效和精準(zhǔn)。功能仿真結(jié)果表明，這種實(shí)現(xiàn)時(shí)序控制的方法滿足了用于平板探測器的模擬前端的邏輯和時(shí)序控制要求，為用于平板探測器的模擬前端設(shè)計(jì)提供了參考。

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Implement of Analog Front end Timing by Verilog

ZHAO Di，ZHU Xinghua，SUN Hui, YANG Dingyu，WANG Jin，LI Xiaohui

(School of Optoelectronic Technology, Chengdu University of Information Technology, Chengdu 610225, China)

A method of Verilog realization of the analog front end timing used in the flat panel detector is proposed for the implement with high precision and high speed of analog front end timing. Verilog programming uses of modular design including charge collection module, data reading module and counter module on the whole. Each module is set different clock signal by phase locked loop technique, and achieved by writing finite state machine and improved counter. The simulation results show that the method meets the requirements of realizing the timing with high precision, and achieves the desired effect with fast speed and high flexibility.

flat panel detector;analog front end;timing;Verilog;simulation

2016- 06- 03

四川省科技支撐計(jì)劃基金資助項(xiàng)目(2014GZ0020, 2014GZX0012, 2015GZ0194, 15ZB0173, 2016FZ0018)

趙地(1993-)，女，碩士研究生。研究方向：電子與通信工程。

10.16180/j.cnki.issn1007-7820.2017.04.036

TP311.1

A

1007-7820(2017)04-144-04