馮 李，張立軍，鄭堅(jiān)斌，王 林，李有忠，張振鵬

（1.蘇州大學(xué) 江蘇 蘇州215000 2.蘇州兆芯半導(dǎo)體科技有限公司 江蘇蘇州215000）

基于字線負(fù)偏壓技術(shù)的低功耗SRAM設(shè)計(jì)

馮 李1，張立軍1，鄭堅(jiān)斌2，王 林2，李有忠1，張振鵬1

（1.蘇州大學(xué) 江蘇 蘇州215000 2.蘇州兆芯半導(dǎo)體科技有限公司 江蘇蘇州215000）

隨著工藝節(jié)點(diǎn)的進(jìn)步，SRAM中靜態(tài)功耗占整個(gè)功耗的比例越來(lái)越大，納米尺度的IC設(shè)計(jì)中，漏電流是一個(gè)關(guān)鍵問題。為了降低SRAM靜態(tài)功耗，本文提出一種字線負(fù)偏壓技術(shù)，并根據(jù)不同的工藝角，給出最合適的負(fù)偏壓大小，使得SRAM漏電流得到最大程度的降低。仿真結(jié)果表明，SMIC 40nm工藝下，和未采用字線負(fù)偏壓技術(shù)的6管SRAM存儲(chǔ)單元相比，該技術(shù)在典型工藝角下漏電流降低11.8%，在慢速工藝角下漏電流降低能到達(dá)29.1%。

靜態(tài)功耗；低功耗；SRAM；字線負(fù)偏壓

長(zhǎng)期以來(lái)，國(guó)內(nèi)外科研工作者一直都在致力于研究功耗更低、速度更快的SRAM，以實(shí)現(xiàn)更高性能的SOC。集成度的提高和電路性能的提升使得單位面積芯片的功耗不斷上升，從而使功耗成為重要的設(shè)計(jì)約束條件。近年來(lái)，智能手機(jī)、平板電腦、數(shù)碼相機(jī)等便攜式設(shè)備的流行，對(duì)SRAM的功耗提出了更高的要求，對(duì)于使用電池作為電源的產(chǎn)品，高功耗會(huì)大大降低電池的使用壽命并造成封裝和冷卻成本的增加。

SRAM的功耗包括動(dòng)態(tài)功耗和靜態(tài)功耗。工藝每前進(jìn)一個(gè)節(jié)點(diǎn)，MOSFET漏電流大約增加5倍。器件特征尺寸的減少，使得靜態(tài)功耗在電路總功耗中所占比例越來(lái)越大，同時(shí)也必然引起靜態(tài)泄漏電流的增加[1]。據(jù)統(tǒng)計(jì)，在90 nm工藝下，IC漏電流功耗大約占整個(gè)功耗的1/3，在65 nm工藝下，IC漏電流功耗已經(jīng)占總功耗的一半以上。

目前，業(yè)內(nèi)已提出多種降低SRAM靜態(tài)功耗的方法[2-12]。文中提出一種新的降低SRAM靜態(tài)功耗的方法：字線負(fù)偏壓技術(shù)，但是由于負(fù)偏壓的大小對(duì)MOSFET中各漏電流的影響是不同的，如何尋找最合適的負(fù)偏壓，使得SRAM靜態(tài)功耗最小，是該技術(shù)實(shí)現(xiàn)的關(guān)鍵。為了實(shí)現(xiàn)該技術(shù)，本文給出了新的字線產(chǎn)生電路，而且在SMIC 40 nm工藝下，給出了不同工藝角下最優(yōu)的字線負(fù)偏壓。

1 字線負(fù)偏壓的原理

一個(gè)MOSFET存在多種漏電流：亞閾值漏電流，柵漏電流，PN結(jié)漏電流，柵致漏極泄漏GIDL電流，耗盡層結(jié)穿通電流。MOS管在不同狀態(tài)時(shí)的主要構(gòu)成電流是不同的，當(dāng)管子處于關(guān)態(tài)或等待狀態(tài)時(shí)，GIDL電流占主導(dǎo)地位。

所謂GIDL電流即是柵致漏極泄漏電流，是由于工藝限制產(chǎn)生的電流，MOSEFET柵極和漏極之間會(huì)不可避免的存在相互交疊的區(qū)域，GIDL電流就發(fā)生在柵漏交疊區(qū)這一重要區(qū)域。當(dāng)漏極柵極之間電壓很大時(shí)，交疊區(qū)界面附近硅中電子在價(jià)帶和導(dǎo)帶之間發(fā)生帶帶隧穿，從而形成GIDL電流。隨著器件尺寸縮小，器件源極漏極以及襯底的濃度越來(lái)越大，柵氧化層越來(lái)越薄，導(dǎo)致GIDL電流急劇增加[13]，使得GIDL電流成為器件靜態(tài)功耗中不可忽略的一部分。

亞閾值漏電流表達(dá)式如公式（1）所示，其中K1和n是實(shí)驗(yàn)相關(guān)的系數(shù)，W代表柵極寬度，V代表熱電壓，室溫下是25 mV，由公式（1）可知，通過增加閾值電壓，可以達(dá)到降低亞閾值漏電流的目的。對(duì)于NMOSFET來(lái)說(shuō)，可以通過在柵極加負(fù)壓的方式增加閾值電壓，而對(duì)于PMOSFET可以采用在柵極加高于VDD的電壓來(lái)降低漏電流，但是這一方法同時(shí)也會(huì)導(dǎo)致GIDL電流增加。

為了驗(yàn)證這一理論，我們以6管SRAM的兩個(gè)傳輸管為原型做了仿真，當(dāng)SRAM處于數(shù)據(jù)保持狀態(tài)時(shí)，其中一個(gè)傳輸管的漏極和源極分別接高電平和低電平，另一個(gè)傳輸管的源極和漏極都為高電平。表格1是電壓1.1 V、典型工藝角TNTP、溫度25℃下，NMOSFET柵極電壓分別為0 V和-0.1 V仿真得到的襯底電流Isub和亞閾值漏電流Is的數(shù)據(jù)。由表格1的方針數(shù)據(jù)可知，在NMOSFET柵極加-0.1 V的負(fù)壓后，若源極漏極壓差為0時(shí)，NMOSFET漏電流是增加的，因?yàn)榇藭r(shí)NMOSFET的漏電流主要是GIDL電流，而GIDL電流隨著柵極負(fù)偏壓的增加而增加；若源極漏極壓差為VDD時(shí)，此時(shí)NMOSFET的漏電流的主要構(gòu)成部分同時(shí)包括亞閾值漏電流和GIDL電流，加上柵極負(fù)偏壓之后，亞閾值漏電流降低，GIDL電流增加，但總的漏電流與原來(lái)相比有所降低。該實(shí)驗(yàn)說(shuō)明了字線負(fù)偏壓技術(shù)的可行性，為我們提出的字線負(fù)偏壓技術(shù)提供了理論支持。

表1 NMOSFET在柵極負(fù)偏壓下的漏電流

2 6管存儲(chǔ)單元漏電流分析

SRAM存儲(chǔ)單元有多種結(jié)構(gòu)，最常見的是6T存儲(chǔ)單元，結(jié)構(gòu)如圖1所示。6T存儲(chǔ)單元由兩個(gè)傳輸管AL、AR，兩個(gè)負(fù)載管PL、PR和兩個(gè)驅(qū)動(dòng)管NL、NR構(gòu)成，其中PL、NL和PR、NR分別組成兩個(gè)交叉耦合的反相器，首尾相連形成鎖存器，將數(shù)據(jù)保存在存儲(chǔ)節(jié)點(diǎn)Q和QB。SRAM支持三種基本的操作：數(shù)據(jù)保持、數(shù)據(jù)讀出和數(shù)據(jù)寫入[14]。在對(duì)存儲(chǔ)器進(jìn)行讀寫操作時(shí)，兩傳輸管起到開關(guān)作用，使得存儲(chǔ)單元與外圍電路連接或者斷開。讀操作時(shí)，WL為高電平，兩傳輸管打開，存儲(chǔ)單元的存儲(chǔ)信息傳遞到位線BL和BLB，外圍電路通過BL和BLB讀取存儲(chǔ)單元的信息；寫操作時(shí)，BL和BLB連接外圍電路的輸入端，通過傳輸管，將數(shù)據(jù)寫入存儲(chǔ)單元。

圖1 6T存儲(chǔ)單元待機(jī)狀態(tài)漏電流示意圖

當(dāng)6T存儲(chǔ)單元處于數(shù)據(jù)保持狀態(tài)時(shí)，WL為低電平，BL和BLB被預(yù)充到高電平。假設(shè)Q點(diǎn)存儲(chǔ)低電平“0”，QB點(diǎn)存儲(chǔ)高電平“1”，則6T存儲(chǔ)單元各個(gè)MOSFET的漏電流如圖1所示，虛線表示的是亞閾值電流，細(xì)實(shí)線表示柵極泄漏電流，粗實(shí)線表示襯底電流。襯底電流包括柵極漏電流、GIDL電流以及反向PN節(jié)漏電流，當(dāng)管子處于關(guān)態(tài)時(shí)，GIDL電流是構(gòu)成襯底電流的最主要部分。

由前面對(duì)NMOSFET的分析可知，對(duì)于存高電平“1”的節(jié)點(diǎn)QB來(lái)說(shuō)，由于傳輸管源極漏極電壓均為高電平，則漏電流主要是襯底電流，傳輸管漏電流隨WL上負(fù)電壓的增加而增加。對(duì)于存低電平“0”的節(jié)點(diǎn)Q來(lái)說(shuō)，由于傳輸管源極漏極一個(gè)為高電平一個(gè)為低電平，漏電流主要是由MOS管源極和漏極之間的壓差引起的亞閾值漏電流，隨WL上負(fù)電壓的增加而減小。但是由于柵上加負(fù)電壓，漏上加正電壓，因此電場(chǎng)方向從漏指向柵，在交疊區(qū)界面附近這一強(qiáng)電場(chǎng)作用下，此處硅中的能帶向上強(qiáng)烈彎曲，電子隧穿過禁帶從而產(chǎn)生GIDL隧穿電流。因此隨著WL上負(fù)電壓的增加，漏電流的走向會(huì)出現(xiàn)轉(zhuǎn)折點(diǎn)，當(dāng)亞閾值漏電流占主導(dǎo)地位時(shí)，漏電流隨WL負(fù)電壓得增加而減小，當(dāng)GIDL電流成為漏電流的主要構(gòu)成部分時(shí)，則會(huì)隨WL上負(fù)電壓的增加而增加。

3 字線負(fù)偏壓技術(shù)的實(shí)現(xiàn)

由表1可知，MOSFET柵極加-0.1V的電壓后，亞閾值漏電流降低，GIDL電流增加，但總的漏電流是降低的。本文提出的字線負(fù)偏壓技術(shù)就是基于此結(jié)論，當(dāng)SRAM存儲(chǔ)單元處于數(shù)據(jù)保持狀態(tài)時(shí)，WL電壓不是通常情況下的電壓0，而是給一個(gè)負(fù)偏壓Vbias，通過該技術(shù)來(lái)降低SRAM的靜態(tài)功耗。本文旨在通過降低字線電壓為負(fù)偏壓來(lái)降低亞閾值漏電流，從而降低6管SRAM的靜態(tài)功耗。但是字線電壓降低之后，當(dāng)柵極電壓小于0時(shí)，并且漏極加工作電壓時(shí)，它會(huì)在交疊區(qū)下面的漏極上積累耗盡原來(lái)的N-Si，而導(dǎo)致漏極的強(qiáng)電場(chǎng)加在了這個(gè)耗盡區(qū)里面產(chǎn)生輔助陷阱的載流子復(fù)合，其過程為先從價(jià)帶到陷阱，再?gòu)南葳宓綄?dǎo)帶的過程（如果電場(chǎng)夠強(qiáng)，則不需要陷阱也可以直接隧穿過去）。也就是傳說(shuō)中經(jīng)典的帶帶隧穿，即形成了GIDL電流，而GIDL電流隨柵極負(fù)電壓的增加而增加，與亞閾值漏電流形成競(jìng)爭(zhēng)關(guān)系。

由此可見靜態(tài)功耗并不一定隨著柵極負(fù)偏壓變大而變得更小。當(dāng)帶帶隧穿因素占據(jù)主要地位時(shí)，靜態(tài)功耗就會(huì)變大[15]，因此必須在其中取得折中，選取合適的柵極負(fù)偏壓，只有這樣，才能最大程度減小靜態(tài)功耗。因此設(shè)置Vbias的大小、更好的權(quán)衡亞閾值漏電流和GIDL電流對(duì)漏電流的影響是字線負(fù)偏壓技術(shù)的關(guān)鍵。

圖2是6管存儲(chǔ)單元在1.1 V TNTP25℃時(shí)漏電流的仿真結(jié)果，其中（a）為不同WL電壓下的存儲(chǔ)單元漏電流，（b）為不同WL電壓下的BL漏電流，（c）為不同WL電壓下的BLB漏電流。由結(jié)果可知，存儲(chǔ)單元漏電流變化圖隨WL電壓變化而呈倒駝峰狀，當(dāng)WL電壓取-0.1 V時(shí)，使得存儲(chǔ)單元漏電流最小，即靜態(tài)功耗最小。由仿真結(jié)果可知，當(dāng)WL電壓取-0.1 V時(shí)，SRAM在數(shù)據(jù)保持狀態(tài)時(shí)的漏電流為62.785 pA，而WL為0 V時(shí)6管SRAM存儲(chǔ)單元的漏電流是71.215 pA，因此若WL電壓設(shè)為-0.1 V，則能夠使得存儲(chǔ)單元靜態(tài)功耗降低11.8%。同時(shí)由（b）和（c）圖可驗(yàn)證GIDL電流和亞閾值電流相互競(jìng)爭(zhēng)的關(guān)系，說(shuō)明了（a）圖呈現(xiàn)倒駝峰的原因。由于兩傳輸管源漏極的電壓不同，所以漏電流隨柵極電壓變化的趨勢(shì)也是不同的[16]。對(duì)BLB一側(cè)的傳輸管來(lái)說(shuō)，漏電流主要是亞閾值電流，由前面分析可知，亞閾值電流隨著WL負(fù)壓的增加而減小，當(dāng)WL電壓持續(xù)降低時(shí)，GIDL電流成為漏電流的主要構(gòu)成部分，因此BLB電壓先減小后增加，如圖2（c）所示；BL一側(cè)傳輸管的漏電流主要是GIDL電流，隨著WL負(fù)壓的增加而增加，如圖2（b）所示。

圖2 不同字線電壓下各漏電流

4 仿真結(jié)果

圖3（a）左側(cè)波形為沒有采用字線負(fù)偏壓技術(shù)的WL電壓，右側(cè)波形是采用該技術(shù)的WL電壓，即原來(lái)的WL低電平不再是傳統(tǒng)意義上的“0”電平，而是更低的負(fù)電壓Vbias。為了實(shí)現(xiàn)該技術(shù)，我們?cè)O(shè)計(jì)了新的字線產(chǎn)生電路，電路結(jié)構(gòu)如圖3（b）所示，在原來(lái)電路的基礎(chǔ)上增添了新的開關(guān)電路，使得新產(chǎn)生的字線電壓能夠運(yùn)用本文提出的字線負(fù)偏壓技術(shù)。電路原理如下：當(dāng)WL_OLD為高電平“VDD”時(shí)，WL_NEW與WL_OLD的值相同，都為VDD，即存儲(chǔ)單元的讀寫操作與之前一致；當(dāng)WL_OLD為低電平“0”時(shí)，WL_NEW與Vbias的值一致，保證當(dāng)存儲(chǔ)單元處于數(shù)據(jù)保持狀態(tài)時(shí)，運(yùn)用本文提出的字線負(fù)偏壓技術(shù)，達(dá)到降低功耗的目的。該電路使得SRAM在數(shù)據(jù)保持狀態(tài)時(shí)的字線電壓為Vbias，而在讀寫操作時(shí)的電壓為VDD。

圖3 帶負(fù)偏壓的字線產(chǎn)生電路

最優(yōu)字線負(fù)偏壓的大小不僅與工藝有關(guān)，還會(huì)因工藝角（P）、供電電壓（V）、溫度（T）的不同而呈現(xiàn)不同的結(jié)果，因此我們對(duì)不同PVT下的6管存儲(chǔ)單元在數(shù)據(jù)保持狀態(tài)時(shí)的漏電流做了仿真[17]。表2給出了采用SMIC 40nm工藝且不同PVT情況下的最優(yōu)字線負(fù)偏壓，并且給出了采用該技術(shù)前后6管SRAM存儲(chǔ)單元的靜態(tài)功耗對(duì)比。由結(jié)果可知，采用了字線負(fù)偏壓技術(shù)之后，在典型工藝角TNTP85℃下，存儲(chǔ)單元的靜態(tài)功耗降低了11.8%；在快速工藝角 FNFP125℃下，存儲(chǔ)單元的靜態(tài)功耗降低了23.4%；在慢速工藝角SNSP125℃下，存儲(chǔ)單元的靜態(tài)功耗降低了29.1%。

表2 不同PVT下的最優(yōu)字線負(fù)偏壓

5 結(jié) 論

基于SMIC 40 nm的工藝，本文提出了字線負(fù)偏壓技術(shù)，該技術(shù)通過降低6管SRAM存儲(chǔ)單元在數(shù)據(jù)保持狀態(tài)時(shí)的字線電壓，達(dá)到降低漏電流的目的，從而實(shí)現(xiàn)降低存儲(chǔ)單元的靜態(tài)功耗。并且考慮到不同工藝、電壓、溫度情況下的最優(yōu)字線負(fù)偏壓值是不同的，因此我們對(duì)6管SRAM存儲(chǔ)單元在不同PVT下的漏電流做了仿真，給出了不同PVT下的最優(yōu)負(fù)偏壓值。通過使用該技術(shù)，存儲(chǔ)單元在典型工藝角下漏電流降低 11.8%，快速工藝角下漏電流降低23.4%，慢速工藝角下漏電流降低29.1%。

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Design of low power SRAM based on a negative word line technique

FENG Li1，ZHANG Li-jun1，ZHENG Jian-bin2，WANG Lin2，LI You-zhong1，ZHANG Zhen-peng1
（1.SooChowUniversity，Suzhou215000，China；2.MegacoresTechnolgyCompanyLimited，Suzhou215000，China）

With the development of semiconductor manufacturing technology，SRAM static power consumption in the proportion of the total power consumption is more and more serious.Leakage is a key issue in the nanoscale IC design.In order to reduce the static power consumption of SRAM，this paper proposes a negative word line technique，and gives the most appropriate negative bias voltage under different corners，which can lead to a maximum decrease of cell leakage.The simulation results show that under the SMIC 40 nm process，the technology can reduce 11.8%in the typical corner，and 29.1%in SNSP corner，comparing 6T-SRAM without this technology.

static power consumption；low power；SRAM；negative word line

TN432

：A

：1674-6236（2017）08-0115-04

2016-06-26稿件編號(hào)：201606200

國(guó)家自然科學(xué)基金項(xiàng)目（61272105；61076102）

馮 李（1992—），女，安徽宿州人，碩士。研究方向：低功耗SRAM。