一種新型低功耗電流模式CMOS帶隙基準設(shè)計

肖 丹,吳婷茜

(1.上海金融學(xué)院信息管理中心,上海 201209;2.上海金融學(xué)院實驗教學(xué)與教育技術(shù)中心,上海 201209)

一種新型低功耗電流模式CMOS帶隙基準設(shè)計

肖 丹1*,吳婷茜2

(1.上海金融學(xué)院信息管理中心,上海 201209;2.上海金融學(xué)院實驗教學(xué)與教育技術(shù)中心,上海 201209)

為了降低傳統(tǒng)帶隙基準源的功耗和面積,提出了一種新型基于電流模式高階曲率修正的帶隙基準電壓源電路。通過改進的電流模式曲率校正方法實現(xiàn)高階溫度補償,并且通過集電極電流差生成絕對溫度成正比PTAT(Proportional To Absolute Temperature)電流,因此所需電阻以及雙極型晶體管BJT( Bipolar Junction Transistor)數(shù)量更少。采用標準0.35 μm CMOS技術(shù)對提出電路進行了具體實現(xiàn)。測量結(jié)果顯示,溫度在-40 ℃～130 ℃之間時,電路溫度系數(shù)為6.85×10-6/℃,且能產(chǎn)生508.5 mV的基準電壓。相比其他類似電路,當供電電源為3.3 V時,提出電路的整體靜態(tài)電流消耗僅為9.8 μA,面積僅為0.09 mm2。

帶隙基準;電流模式;曲率補償;溫度系數(shù);低功耗

基準電壓電路對于許多模擬、復(fù)合信號集成電路的精準運行都起著至關(guān)重要的作用,如AD轉(zhuǎn)換器、功率管理器、調(diào)壓器和存儲器,因為這些電路為系統(tǒng)中的其他電路提供了一個穩(wěn)定點。低壓和低消耗是高性能電壓基準電路最為關(guān)鍵的性能參數(shù)[1-2],并且要求對溫度、進程和電源電壓變化不敏感。

帶隙基準BGR(Bandgap Reference)可在較低電壓下運行,在本質(zhì)上是帶一階(或高階)溫度補償功能的正向偏壓二極管基準。電路的工作原理基于兩個電壓的疊加,這兩個電壓有相反溫度依賴關(guān)系,以產(chǎn)生溫度穩(wěn)定的基準電壓。一般情況下,與雙極型晶體管的基射極間電壓(Vbe)相對應(yīng)的正向偏壓二極管電壓,會隨著溫度變化線性減少。因此,在傳統(tǒng)帶隙基準中,不受溫度影響的電壓Vref的生成是通過適當調(diào)整的PTAT電壓和與絕對溫度互補CTAT(Complementary To Absolute Temperature)電壓來實現(xiàn)的,即:

VREF=VCTAT+KVPTAT

(1)

式中:K為調(diào)整系數(shù)。

然而,典型的一階帶隙基準可以達到的準確程度受到VCTAT對溫度依賴性的限制。并且對于很多系統(tǒng)來說,一階帶隙基準的精度是遠遠不夠的。因此,出現(xiàn)了多種高階補償技術(shù),通過溫度補償來進一步改善基準電壓的溫度穩(wěn)定性,如指數(shù)溫度補償[3]、對溫度非常敏感的電阻補償[4]、分段線性曲率修正[5]以及匹配或精確的非線性補償[6-7]。

在傳統(tǒng)非線性補償技術(shù)的基礎(chǔ)上,本文提出的帶隙基準電路以電流模式運行,并且利用改進的Tln(T)非線性電流來進一步補償基準電壓的溫度變化。利用標準的0.35 μm CMOS技術(shù)進行了帶隙電壓基準設(shè)計。通過集電極電流差生成PTAT電流,而不是發(fā)射極面積差,并且所需電阻以及BJT數(shù)量更少,因此電路所占面積和功耗更小。溫度在-40 ℃～130 ℃之間時,溫度系數(shù)為6.85×10-6/℃。當供電電源為3.3 V時,功耗消耗僅為9.8 μA,且產(chǎn)生508.5 mV的基準電壓。

1 電流模式帶隙基準原理

電流模式帶隙基準的基本理論包括生成不受溫度影響的電流,這種電流被反射到輸出電阻上來產(chǎn)生任意的輸出電壓。

圖1對文獻[9]中提到的CMOS電流模式帶隙基準電壓源進行了說明。基準電壓是通過兩個電流I1(Q1、Q2和R1形成的PTAT電流)和I2(Veb2和R2形成的電流)的求和產(chǎn)生。因此,VREF的產(chǎn)生方式如下:

(2)

一階溫度補償是通過選擇適當?shù)腞2/R1比和N來獲取的。

圖1 電流模式CMOS帶隙基準原理圖

對于傳統(tǒng)的帶隙基準,基準電壓的結(jié)果值接近于硅的帶隙電壓(≈1.2V)。另一方面,對于電流模式帶隙基準,基準電壓可通過設(shè)置R1和R2的比值來按比例縮小,其值可小于1.2V。因此,Vref的數(shù)值可以根據(jù)不同的應(yīng)用來進行調(diào)整。此外,需要注意的是,傳統(tǒng)電流模式帶隙基準的實現(xiàn)需要3個適當匹配的電阻,以便將輸出基準電壓的溫度系數(shù)設(shè)置為零。

2 提出的電流模式帶隙基準電壓源

2.1 改進的曲率校正法

如前文所述,CTAT電壓由二極管或基射電壓生成。它有著不同的溫度依賴性,如式(3)[10]所示:

(3)

這個公式中,在0 K,Vg0是推測的帶隙電壓,Tr是基準溫度,VBE_Tr是基準溫度時的基射電壓,k是玻爾茲曼常數(shù),η是對條件有依賴性,但是對溫度無依賴性的變量(通常η≈3-4),x為集電極電流溫度階數(shù)(Tx)。

帶隙基準的基本操作依賴于基射電壓VBE的補償線性和非線性溫度依賴性組件。線性元件,即式(3)中第2項,是由PTAT電壓補償?shù)?。?3)中Tln(T)這項表示VBE的非線性溫度依賴性;因此,需要高階的溫度補償來取消該項。

圖2 改進的Tln(T)曲率校正法的簡化原理圖

為了對提出電流模式帶隙基準電路進行高階溫度補償,對原有的Tln(T)曲率校正方法[10-11]進行了改進,以便適用于本文提出電路。改進的Tln(T)曲率校正簡化原理圖,如圖2所示。其中,非線性元件(即式(3)中第三項)利用兩個雙極型晶體管(Q1和Q2)的基射電壓差異進行補償,這兩個雙極型晶體管由不同溫度依賴性的集電極電流驅(qū)動。為了簡單起見,圖中并未顯示PTAT電流的生成。Q1由IPTAT驅(qū)動,而Q2由IPTAT和ICTAT共同驅(qū)動,其不受溫度影響。因此,Q1和Q2的基射電壓的公式如下:

(4)

(5)

Q1和Q2基極發(fā)射極電壓之間的電壓差會使電阻RNL產(chǎn)生非線性補償電流INL,將其添加至IVBE可生成CTAT電流?？捎嬎愠鯮NL的固有值以便取消式(3)中的非線性項,如下所示:

(6)

IVBE=VBE/R1

(7)

(8)

RNL=R1/(η-1)

(9)

Tln(T)補償之后,ICTAT電流可表示為:

(10)

2.2 提出電路的具體實現(xiàn)

圖3是本文提出的帶隙基準電路原理圖。

圖3 本文提出的電流模式帶隙基準電路原理圖

該帶隙基準電路會生成3種不同的電流。第1種電流是PTAT線性電流,是通過驅(qū)動兩個大小相等的BJT(Q0,Q1)而生成,BJT(Q0,Q1)帶有不同的集電極電流。此電流可表示為:

(11)

式中:N表示Q0和Q1的集電極電流之比,可通過調(diào)整PMOS晶體管(MP0,MP1)的縱橫比獲得。第2種和第3種電流是IVBE和INL,用于生成具有一階溫度依存性的CTAT電流,具體內(nèi)容如上文所述。輸出電流IOUT是CTAT電流與PTAT電流之和,表示如下:

(12)

為了消除CTAT電流的線性溫度依存性,R1必須為:

(13)

最后,將式(13)代入式(12)得出:

IOUT=Vg0/R1

(14)

因此,輸出電壓可表示為:

(15)

在溫度依存性分析中,為了簡化分析,忽略了雙極晶體管的基極電流。但是,除了IVBE和INL,CTAT電流同樣也包括Q0和Q1的基極電流。

ICTAT=IVRE+INL+Ib0+Ib1

(16)

Q1的集電極電流是Q0的N倍,但是二者的發(fā)射極面積完全相同,所以,電流Ib1與Ib0之間的關(guān)系式為Ib1=N×Ib0。因此,式(16)可改寫為:

ICTAT=IVRE+INL+(N+1)Ib0

(17)

為了補償不需要的輸出基極電流,利用基極電流補償電路,從IOUT減去雙極晶體管的基極電流。需注意,在子電路中,MOS晶體管在亞閾值區(qū)工作。

在實現(xiàn)本文提出的電路過程中,選擇相同發(fā)射極面積的BJT以便與設(shè)備相匹配。BJT 中Q0和Q1的集電極電流鏡像比為N=4。此外,由于可通過平均輸出電阻ROUT將輸出電壓調(diào)節(jié)至任意水平,選擇256 kΩ可獲得0.5 V基準電壓。表1是本文設(shè)計的曲率校正帶隙基準的晶體管參數(shù)。

表1 本文提出的曲率校正帶隙基準的晶體管參數(shù)

由MN1、MN2和MP3組成的反饋放大器,會迫使MP0和MP1的漏極電流達到適當?shù)臄?shù)值。盡管MN2減少了放大器的開環(huán)增益,但還是必須向Q0和Q1提供相似的運行條件。實現(xiàn)的反饋放大器信號增益較小,這與偏置電流無關(guān)。為了減少功率損耗,用于確定反饋放大器電流水平的比率m設(shè)為2,可減少放大器的偏置電流。將補償電容器CC僅與反饋環(huán)路的高阻抗節(jié)點連接。

電路的最小電源電壓可計算為|Vth,p|+|Vth,n|+3VDS,sat。在-40 ℃～130 ℃的溫度范圍內(nèi),0.35 μm CMOS工藝中MOS閾值電壓(Vth,p和Vth,n)的最大值分別約為-0.9 V和0.6 V。通過選擇約為100 mV的晶體管VDS,sat電壓,本文設(shè)計的帶隙基準可在電源電壓降至1.8 V的情況下工作。

式(18)給出了本文提出的帶隙基準的總電源電流。考慮到電流設(shè)計,R0為50 kΩ。

(18)

電源抑制PSR(Power Supply Rejection)的簡化表達式為:

(19)

式中:VT表示熱電壓,λP表示P溝道金屬氧化物半導(dǎo)體PMOS(P-Channel Metal Oxide Semiconductor)電流鏡的通道長度調(diào)制參數(shù)。為了達到規(guī)定的功率損耗,將R0值固定。由預(yù)期的輸出基準電壓電平設(shè)置ROUT。因此,為提高電路的PSR性能,應(yīng)降低通過長度調(diào)制參數(shù)λP。因此,可通過修改拓撲如使用共源共柵晶體管實現(xiàn),或者通過將退化電阻添加至PMOS源端子實現(xiàn),或者通過增加電流鏡中PMOS晶體管的通道長度實現(xiàn)。

由于輸出電壓為零時電路有其他穩(wěn)定的工作點,需要使用啟動電路。該電路由電阻組成RS,x下拉電路由晶體管(MP0-MP5)組成。在穩(wěn)定狀態(tài)下,反饋放大器可調(diào)節(jié)其輸入,所以,MP3漏極電流可達到預(yù)期水平。因此,啟動電路無需額外功率。由于RS偷走了一部分MN1偏置電流,為確保所需的環(huán)路增益,啟動電阻應(yīng)足夠大。通過補償輸出節(jié)點上雙極晶體管的基極電流實現(xiàn)帶隙基準的設(shè)計。

相較于現(xiàn)有的(常規(guī))電路實現(xiàn)[4,6],本文提出的電流模式Tln(T)曲率校正帶隙基準所占面積和功耗較小,原因在于所需電阻以及BJT數(shù)量更少,僅僅使用了一個R1,且通過集電極電流差生成PTAT電流,而不是發(fā)射極面積差。提出的電路僅需于2個匹配的電阻,并非3個電阻。

3 實測結(jié)果分析

本文設(shè)計的帶隙基準電路是采用標準0.35 μm CMOS工藝制成。在測量中使用ESPEC BTZ-175E熱處理室以便控制測試芯片的溫度,使用安捷倫6705B獲得了電路的電源,同時使用安捷倫3 458 A數(shù)字萬用表測量了輸出電壓。通過安捷倫B1500A半導(dǎo)體參數(shù)分析儀測量了低頻噪聲,使用FSU-26頻譜分析儀測量了PSR。通過NI Labview控制測量設(shè)備實現(xiàn)測量自動化。圖4是提出芯片顯微圖。電路的有效面積為(350 μm×250 μm)0.09 mm2。

圖4 本文提出的帶隙基準芯片顯微圖

使用5個樣品進行了實測。圖5是根據(jù)溫度得出未經(jīng)調(diào)整的實測輸出電壓。電路生成了508.6 mV基準電壓,并且標準偏差為4.67 mV。在-40 ℃～130 ℃的溫度范圍內(nèi),未經(jīng)調(diào)整的溫度系數(shù)平均值為20.36×10-6/℃,并且標準偏差為5.83×10-6/℃。

圖5 根據(jù)溫度得出未經(jīng)調(diào)整的輸出電壓

圖6 根據(jù)溫度得出的實測與模擬輸出電壓

圖6是R18-bit微調(diào)之后根據(jù)溫度得出的實測輸出電壓。在-40 ℃～130 ℃的溫度范圍內(nèi),電路輸出的平均值為508.5 mV,平均溫度系數(shù)為6.85×10-6/℃。在相同的溫度范圍內(nèi)獲得了7.25×10-6/℃ TC。

圖7是關(guān)于電源電壓的輸出電壓變化。當電源電壓為1.8 V時,實測結(jié)果與模擬結(jié)果一致,證明電路的電源電壓降至1.8 V,并且在室溫下,電源電壓(1.8 V～3.6 V)的線性調(diào)整率為781.2×10-6/V。由于反饋放大器與啟動電路之間出現(xiàn)沖突,電源電壓略低于1.8 V時輸出電壓增加。如果反饋放大器強度較大,則模擬結(jié)果中不會顯示輸出電壓增加。

圖7 根據(jù)電源電壓得出的實測與模擬輸出電壓

因此,實測結(jié)果與模擬結(jié)果之間的差異歸因于制造過程分布,相較于過程模型預(yù)測的反饋放大器,此反饋放大器的強度較大。在標稱溫度為25 ℃的條件下,當單電源的電壓為3.3 V時,電路的實測靜態(tài)功耗約為9.8 μA。

圖8是本文所設(shè)BGR的PSR。當頻率為100 Hz時,電路的PSR為-65.2 dB。從圖8可看出,實測結(jié)果與模擬結(jié)果一致。測量數(shù)據(jù)的高低頻率界線由測量設(shè)置確定。

圖8 實測與仿真輸出電壓的PSR

圖9 實測與模擬輸出電壓的噪聲功率頻譜密度

表2是本文設(shè)計的電路性能總結(jié)以及與公開文獻描述的其他高階補償帶隙基準電路的比較。從表2可以看出,相比現(xiàn)有的帶隙基準,本文提出并實現(xiàn)的帶隙基準具有較好的溫度系數(shù),最小的面積以及電源電流。

表2 曲率校正帶隙基準電路的性能比較

4 結(jié)論

[1] 王紅義,來新泉,李玉山,等. 采用二次曲線校正的CMOS帶隙基準[J]. 電子器件,2007,30(4):1155-1158.

[2] Andreou C M,Koudounas S,Georgiou J. A Novel Wide-Temperature-Range,3.9×10-6/C CMOS Bandgap Reference Circuit[J]. Solid-State Circuits,IEEE Journal of,2012,47(2):574-581.

[3] Lee I,Kim G,Kim W. Exponential Curvature-Compensated BiCMOS Bandgap References[J]. IEEE Journal of Solid-State Circuits,1994,29(11):1396-1403.

[5] Rincon-Mora G,Allen P E. A 1.1-V Current-Mode and Piecewise-Linear Curvature-Corrected Bandgap Reference[J]. IEEE Journal of Solid-State Circuits,1998,33(10):1551-1554.

[6] Bowers D F,Modica E J. Curvature-Corrected Low-Noise Sub-Bandgap Reference in 28 nm CMOS Technology[J]. Electronics Letters,2014,50(5):396-398.

[7] 胡勇,彭曉宏,劉云康,等. 一種新型電流模式帶隙基準源的設(shè)計[J]. 微電子學(xué),2013,43(4):457-459.

[8] 唐宇,馮全源. 一種低溫漂低功耗帶隙基準的設(shè)計[J]. 電子元件與材料,2014,33(2):35-38.

[9] Banba H,Shiga H,Umezawa A,et al. A CMOS Bandgap Reference Circuit with Sub-1-V Operation[J]. IEEE Journal of Solid-State Circuits,1999,34(5):670-674.

[10] Malcovati P,Maloberti F,Fiocchi C,et al. Curvature-Compensated BiCMOS Bandgap with 1-V Supply Voltage[J]. IEEE Journal of Solid-State Circuits,2001,36(7):1076-1081.

[11] Li J H,Zhang X B,Yu M Y. A 1.2-V Piecewise Curvature-Corrected Bandgap Reference in 0.5 m CMOS Process[J]. IEEE Transactions on Very Large Scale Integration Systems,2011,19(6):1118-1122.

Design of a New Low Power Current Mode CMOS Bandgap Reference

XIAODan1*,WUTingxi2

(1.Center Department of Information,Shanghai Finance University,Shanghai 201209,China;2.Center for Experimental Teaching and Education Technology,Shanghai Finance University,Shanghai 201209,China)

In order to reduce the power consumption and area of the traditional bandgap reference,a new band gap reference voltage source circuit based on current mode high order curvature correction is proposed. Through the improvement of current mode curvature correction method high-order temperature compensation is realized,and the collector current difference generation absolute temperature is proportional to the PTAT current,therefore resistance and bipolar transistor(BJT)fewer. The implementation of the proposed circuit is realized by using standard 0.35 μm CMOS technology. The measurement results show that the temperature coefficient of the circuit is 6.85×10-6/℃,and the reference voltage is 508.5 mV in -40 ℃～130 ℃. Compared to other similar circuits,when the power supply is 3.3 V,the overall static current consumption of the circuit is only 9.8 μA,the area is only 0.09 mm2.

bandgap reference;current mode;curvature compensation;temperature coefficient;low powe

2016-03-08 修改日期:2016-07-25

C:2570D

10.3969/j.issn.1005-9490.2017.02.005

TN433

A

1005-9490(2017)02-0285-06