張培明，商 進，李曉龍

(1. 黑龍江工程學(xué)院 電氣與信息工程學(xué)院，黑龍江 哈爾濱 150050；2. 無錫職業(yè)技術(shù)學(xué)院 控制技術(shù)學(xué)院，江蘇 無錫 214121)

基于掃描鏈修改的低功耗測試方案

張培明1，商 進2，李曉龍1

(1. 黑龍江工程學(xué)院 電氣與信息工程學(xué)院，黑龍江 哈爾濱 150050；2. 無錫職業(yè)技術(shù)學(xué)院 控制技術(shù)學(xué)院，江蘇 無錫 214121)

芯片測試過程中存在的高功耗問題是制約芯片測試發(fā)展的難題，針對此問題，提出一種新的低功耗測試方法。該方法通過插入異或門，將掃描鏈中的部分D觸發(fā)器用T觸發(fā)器代替，同時采用遺傳算法對測試結(jié)構(gòu)進行修改和測試向量重排序，為了保證故障覆蓋率和故障仿真的正確性，對測試數(shù)據(jù)進行轉(zhuǎn)換，從而降低由于節(jié)點電壓跳變所導(dǎo)致的電平翻轉(zhuǎn)次數(shù)，達(dá)到降低測試功耗的目的。根據(jù)部分ISCSAS 89基準(zhǔn)電路的實驗結(jié)果表明：該方法符合預(yù)期目標(biāo)，平均功耗相對于未采用該方法前降低51.26%。

掃描鏈；測試向量重排序；遺傳算法；低功耗測試

與集成電路技術(shù)快速發(fā)展相對應(yīng)的是其測試過程中測試功耗越來越高。集成電路測試功耗主要由動態(tài)功耗和靜態(tài)功耗組成[1-2]。在現(xiàn)有工藝條件下，電路的測試功耗主要為動態(tài)功耗，測試模式下消耗的該種功耗已經(jīng)遠(yuǎn)遠(yuǎn)超過工作模式的消耗量[3]。因此，如何降低測試過程中的測試功耗，已經(jīng)成為集成電路設(shè)計和制造中的關(guān)鍵問題[4-6]。針對這個問題，本文在可測性設(shè)計方案下，提出一種基于掃描鏈修改的低功耗測試方法，以解決測試和生產(chǎn)中面對的過高功耗問題。

1 動態(tài)功耗分析

1.1 動態(tài)功耗來源

集成電路中的功率消耗通常用下述公式[7]計算

(1)

式中：Pst為測試方式下各節(jié)點邏輯狀態(tài)靜止時通過漏電流引起的靜態(tài)功耗，Psc為節(jié)點內(nèi)部晶體管瞬間導(dǎo)通時引起的動態(tài)功耗，Pd為節(jié)點電壓發(fā)生跳變時節(jié)點電容的充放電功耗。

上述三種功耗中，Pd在測試過程中占主導(dǎo)部分，約為總測試功耗的85%，這樣，在測試功耗分析過程中，通常只考慮動態(tài)功耗Pd而忽略其它功耗[8-9]。

當(dāng)集成電路在兩種穩(wěn)定狀態(tài)之間變化時(即由1→0或由0→1)，將產(chǎn)生動態(tài)功耗Pd。Pd由兩部分組成，分別為充電和放電功耗PC以及瞬間的導(dǎo)通功耗PT，即Pd=PC+PT[10]。其中:

(2)

而

(3)

(4)

故

(5)

而瞬間導(dǎo)通功耗為

(6)

式中：

為瞬間電流iT的平均值，圖1為瞬間電流iT的波形。

圖1 集成電路瞬間導(dǎo)通電流

從圖1可以看出，ITAV與輸入信號的頻率成正比，這樣，瞬間導(dǎo)通功耗PT隨著VDD和輸入信號頻率的變化而發(fā)生相應(yīng)的變化。

1.2 集成電路功耗模型

根據(jù)上一節(jié)的分析可知，電路中工作電壓、工作頻率、節(jié)點的負(fù)載電容和節(jié)點的工作活動狀態(tài)是電路動態(tài)功耗產(chǎn)生的主要原因。這樣，當(dāng)節(jié)點電壓出現(xiàn)變化，通常根據(jù)式(7)來計算

(7)

式中：α為單個周期內(nèi)節(jié)點發(fā)生跳變次數(shù)，C為節(jié)點負(fù)載電容，VDD和f分別為電源電壓值和測試時鐘頻率。C和VDD與工藝水平相關(guān)，降低f，則會導(dǎo)致測試時間加長，增加測試成本，因此，降低α，即降低單個周期內(nèi)節(jié)點發(fā)生翻轉(zhuǎn)的次數(shù)就成為降低電路測試功耗的主要方法。測試環(huán)節(jié)中的功耗通常采用WTM模型(即有權(quán)重翻轉(zhuǎn)次數(shù))來衡量。

(8)

由式(8)可知，降低測試向量中跳變的電平數(shù)是減少測試功耗的關(guān)鍵，此外，翻轉(zhuǎn)權(quán)重(l-j)和測試功耗有著重要關(guān)系，即應(yīng)該在向量后半部分發(fā)生電平跳變。

2 基于掃描鏈修改的低功耗測試方案

2.1 掃描鏈修改原理

掃描鏈具有測試和正常兩種功能，具體是由D觸發(fā)器和多路轉(zhuǎn)換器完成上述功能[11-12]。

傳統(tǒng)的掃描單元采用D觸發(fā)器實現(xiàn)，需要一個多路開關(guān)來完成工作狀態(tài)和測試狀態(tài)的改變。本文對掃描鏈結(jié)構(gòu)加以改變，增加一個異或門，將原結(jié)構(gòu)中的D觸發(fā)器改變成T觸發(fā)器，這種修改改變的是掃描鏈的長度，并不改變待測電路的功能。

圖2為由4個掃描單元組成的未修改掃描鏈，施加測試向量1101至其中，設(shè)掃描鏈原狀態(tài)是0000。經(jīng)過4個時鐘周期，全部測試向量移入待測電路中，跳變次數(shù)之和為9次。

圖2 未修改的掃描鏈結(jié)構(gòu)

下面修改該掃描鏈的觸發(fā)單元，將第三個D觸發(fā)器處加入一個異或門，令其變?yōu)門觸發(fā)器，圖3為修改后的電路。圖4為修改后的觸發(fā)器結(jié)構(gòu)。經(jīng)過測算，結(jié)構(gòu)改變后待測電路狀態(tài)發(fā)生5次改變，相比改變前，降低了4次。如果測試向量增多，測試單元長度增加時，則測試功耗降低將會更加突出。為了使結(jié)構(gòu)改變后的測試結(jié)果不變，需將原施加的1101用更新后的測試數(shù)據(jù)1111替換。

為了降低待測電路的測試功耗，可以采取降低觸發(fā)器跳變次數(shù)的方法，通過修改掃描鏈，將部分D觸發(fā)器用T觸發(fā)器來代替，同時，需要修改原始測試數(shù)據(jù)，使輸入待測電路中的測試數(shù)據(jù)保持不變。下面對整個過程分別逐一說明。

定義：設(shè)由n個測試向量組成待測電路測試數(shù)據(jù)集T={t1,t2,t3，…，tn}，其中，每個向量由m位組成，定義兩向量間的海明距離

(9)

將式(9)當(dāng)成優(yōu)化目標(biāo)，待測電路測試功耗最小化即為其海明距離最小[13-14]。

圖3 修改后的掃描鏈結(jié)構(gòu)

圖4 修改后的觸發(fā)器結(jié)構(gòu)

2.2 測試結(jié)構(gòu)修改和測試向量重排序

采用遺傳算法計算后會得到兩個數(shù)列，這兩個數(shù)列分別表示施加的測試向量的順序和掃描鏈修改后掃描單元中觸發(fā)器的類型， 0為T觸發(fā)器，1為D觸發(fā)器。

2.3 測試數(shù)據(jù)轉(zhuǎn)換

經(jīng)過上述過程后，掃描鏈中的部分D觸發(fā)器用T觸發(fā)器替代，因此，改變掃描單元里的值，但剩余掃描單元中的值與跳變概率沒有變化。為了保證修改掃描鏈以后，待測電路的故障覆蓋率和仿真結(jié)果正確性不會因結(jié)構(gòu)修改而發(fā)生改變，需要根據(jù)修改后掃描鏈的相應(yīng)位置調(diào)整輸入待測電路的測試向量。

3 實驗結(jié)果

將本文所提方案應(yīng)用于部分ISCSAS 89基準(zhǔn)電路中。表1列出了該方案的實驗結(jié)果。

表1 方案的實驗結(jié)果

從表1可以看出，本文所提方法能使測試過程中芯片消耗的功耗得到減少，比如針對電路s13207，對比沒有修改掃描鏈之前，減少測試功耗為53.56%。在本次實驗結(jié)構(gòu)中，應(yīng)用本方案后，測試功耗均有相應(yīng)程度的下降，上述基準(zhǔn)電路測試功耗平均減少51.26%。

表2是本文所提方法同另外兩種近似類型低功耗測試方案所做比較。從該表能夠觀察出本文所提方案在減少功耗效果上比表2所列方案要好。

本方法對測試結(jié)構(gòu)修改后，一部分D觸發(fā)器被T觸發(fā)器所替代，同時加入異或門，可以使得掃描面積變大，但相對于功耗降低的程度而言，效果還是比較突出的，因此，該方案具有相應(yīng)的實用價值。

表2 實驗結(jié)果比較

4 結(jié)束語

為減少芯片測試過程中功率較高的問題，本文通過對掃描鏈進行修改來解決此問題。根據(jù)掃描鏈在測試過程中僅僅用來執(zhí)行傳遞數(shù)據(jù)的任務(wù)，改變掃描鏈的結(jié)構(gòu)不會影響電路邏輯功能的情況，本方案將組成掃描單元的部分D觸發(fā)器增加多路開關(guān)以替換成T觸發(fā)器，通過實驗分析，這種方法以較小的硬件開銷為成本，使電路測試功率減小。

[1] CIRIT M A. Estimating dynamic power consumption of CMOS Circuits [C] // Proceedings of International Conference on Computer-Aided Design(ICCAD), IEEE, 1987: 534-537.

[2] SANKARALINGAM R, ORUGANI R, TOUBA A N. Static compression techniques to control scan vector power dissipation [C] // Proceedings of IEEE VLSI Test Symposium (VTS), Montreal, IEEE, 2000: 35-40.

[3] TENENTES V, KAVOUSIANOS X. Low power test-compression for high test-quality and low test-data Volume [C] // Proceedings of 20th Asian Test Symposium, New Delhi, 2011: 46-53.

[4] LI W, LI, WU P H, and RAU J C. Reducing switching activity by test slice difference technique for test volume compression [C] // Proceedings of IEEE Circuits And Systems International Symposium, Taipei, 2009, 27(3):2986-2989.

[5] WANG J H, SHAO J B, LI Y M. Using ant colony optimization for test vector reordering [C] // Proceedings of IEEE Symposium on Industrial and Applications (ISIEA), Kuala Lumpur, Malaysia, 2009: 52-55.

[6] KUMAR S K, KAUNDINYA S. Particle swarm optimization based vector reordering for low power testing [C], Proceedings of 2th International conference on Computing Communication and Networking Technologies, 2010: 1-5.

[7] CZYSZ D, MRUGALSKI G, MUKHERJEE N, et al. On deploying scan chains for data storage in test compression environment [J], Design & Test of Computers, 2011, 27(6):46-53.

[8] GIRI C, CHOUDHARY P K, CHATOPADHYAY S. Scan architecture modification with test vector reordering for test power reduction [C] // Proceedings of IEEE International Symposium on Integrated Circuits, 2007: 449-452.

[9] PAMAR H, RUPARELIA S, MEHTA U. WTM based reordering of combine test vector & output response using dijkstra algorithm for scan power reduction [C] // Proceedings of Nirma University International Conference on Engineering (NUICONE), 2011: 1-6.

[10] GUPTA S, VAISH T, CHATTOPADHYAY S. Flip-flop chaining architecture for power-efficient scan during test application [C] // Proceedings of the 14th Asian Test Symposium, Assam, 2005: 410-413.

[11] SINANOGLU O, ORAILOGLU A. Modeling scan chain modifications for scan-in test power minimization [C] // Proceedings of International Test Conference, charlotte , IEEE, 2003: 602-611.

[12] ALMUKHAIZIM S, ALQURAISHI E, SINANOGLU O. Test power reduction via deterministic alignment of stimulus and response bits [C] // Proceedings of 12th Latin American Test Workshop(LATW), 2011: 1-6.

[13] LEE I, PARK J, KANG S. Scan chain swapping using TSVs for test power reduction in 3D-IC [C] // Proceedings of SoC Design Conference (ISOCC), 2013: 170-171.

[14] ANITA J P, WANATHI P T. Genetic algorithm based test pattern generation for multiple stuck-at faults and test power reduction in VLSI Circuits [C] // Proceedings of IEEE Electronics and Communication Systems (ICECS), 2014: 1-6.

[15] 黃明, 王聰, 梁旭. 改進型遺傳蟻群混合算法求解旅行商問題[J]. 大連交通大學(xué)學(xué)報, 2011, 32(2): 86-88.

[責(zé)任編輯：郝麗英]

Low power test scheme based on scan chain modification

ZHANG Peiming1,SHANG Jin2, LI Xiaolong1

(1.College of Electrical and Information Engineering,Heilongjiang of Institute of Technology, Harbin 150050,China;2.Control Technology Institute,Wuxi Institute of Technology,Wuxi 214121,China)

Aiming at the problem of high power consumption during the test of the chip, this paper presents a low power test method based on testability design. By inserting the XOR gate, partDflip-flop of scan chain is replaced by usingTflip flops, and genetic algorithm is used to the test structure to modify and test vector reordering. In order to ensure the correctness of the fault coverage and fault simulation, test data is transformed, so that the frequency of the voltage change caused by the node voltage is reduced, and purpose of reducing the power consumption is achieved. Experimental results based on some IS89 benchmark circuits shows that the proposed method can reduce the power consumption, and the average power consumption reduction ratio is 51.26%.

scan chain; test vector reordering; genetic algorithm; low power test

10.19352/j.cnki.issn1671-4679.2017.02.010

2016-10-19

黑龍江省教育廳科學(xué)技術(shù)研究項目(12531565)

張培明(1966-)，男，副教授，研究方向：集成電路可測性設(shè)計.

TP391.46

A

1671-4679(2017)02-0045-04