劉義凱

（中國(guó)電子科技有限公司第四十七研究所，沈陽(yáng)110032）

FPGA中嵌入式塊SRAM的設(shè)計(jì)

劉義凱

（中國(guó)電子科技有限公司第四十七研究所，沈陽(yáng)110032）

對(duì)于邏輯芯片的嵌入存儲(chǔ)器來(lái)說(shuō)，嵌入式SRAM是最常用的一種編譯器，其典型的應(yīng)用包括片上緩沖器、高速緩沖存儲(chǔ)器、寄存器堆等。對(duì)于小于2Mb存儲(chǔ)器的應(yīng)用，嵌入式SRAM可以有更好的成本效率，因此通常優(yōu)先被考慮。FPGA由于具有使用便捷，適用范圍廣等特點(diǎn)，從而得到廣泛應(yīng)用。FPGA內(nèi)部的嵌入式專用SRAM模塊，拓展了FPGA的應(yīng)用范圍，提高了靈活性。對(duì)基于SRAM的FPGA中使用的嵌入式塊SRAM電路進(jìn)行了設(shè)計(jì)和分析，設(shè)計(jì)的BRAM具備通用的雙端口SRAM功能，且具有FPGA特有的可配置性，具備多種工作模式。對(duì)塊RAM的組成電路進(jìn)行了設(shè)計(jì)和分析，包括模式控制電路，譯碼電路，位線預(yù)充電路和靈敏放大器電路。

集成電路；現(xiàn)場(chǎng)可編程門(mén)陣列；嵌入式；隨機(jī)存儲(chǔ)器；靈敏放大器；可配置性

1 引言

通常的SRAM型FPGA主要由配置存儲(chǔ)器、布線資源、可編程I/O、可編程邏輯單元CLB、塊存儲(chǔ)器BRAM和數(shù)字時(shí)鐘管理模塊組成[1]。其內(nèi)部的RAM資源由分布式RAM和塊SRAM（Block SRAM）組成。分布式RAM位于CLB中，每個(gè)CLB包含了16×1bit的SRAM結(jié)構(gòu)。BRAM資源由多個(gè)單片容量為4K的可配置SRAM陣列及其專用布線資源構(gòu)成。BRAM的加入既增加了RAM的容量，又構(gòu)成了大型LUT，更完善了CLB的功能。塊RAM可被配置為單端口RAM、雙端口RAM、內(nèi)容地址存儲(chǔ)器（CAM）以及FIFO等常用存儲(chǔ)結(jié)構(gòu)。在實(shí)際應(yīng)用中，F(xiàn)PGA芯片內(nèi)塊RAM的數(shù)量也是選擇芯片的一個(gè)重要因素。

2 BRAM的整體結(jié)構(gòu)

現(xiàn)代數(shù)字系統(tǒng)對(duì)存儲(chǔ)器容量的存儲(chǔ)速率要求越來(lái)越高，讀取訪問(wèn)時(shí)間就是一個(gè)重要參數(shù)，它是從地址信號(hào)的出現(xiàn)到存儲(chǔ)在該地址上的數(shù)據(jù)在輸出端出現(xiàn)的時(shí)間延遲[2]。提高BRAM讀取速度的一個(gè)有效辦法是減小位線和字線上的總負(fù)載電容，這可以通過(guò)減少連接在同一字線和位線上的存儲(chǔ)單元數(shù)目來(lái)實(shí)現(xiàn)，即采用存儲(chǔ)陣列分塊技術(shù)。本設(shè)計(jì)采用多個(gè)BRAM的方法，每個(gè)BRAM都有自己的譯碼電路、敏感放大器和數(shù)據(jù)通道，各個(gè)BRAM獨(dú)立工作，每個(gè)BRAM的讀取時(shí)間得到了大大提高[3]。其總體結(jié)構(gòu)如圖1所示，包括存儲(chǔ)單元陣列，譯碼電路，控制電路和輸入輸出電路。外圍是邏輯互連資源，提供塊RAM與其他功能模塊之間的布線。

圖1 BRAM整體結(jié)構(gòu)

3 BRAM的內(nèi)部電路

3.1 SRAM單元結(jié)構(gòu)

通常的SRAM存儲(chǔ)單元是6管單元，其具有低的靜態(tài)直流功耗，同時(shí)也消除了電阻型負(fù)載存儲(chǔ)單元的閾值損失，也有很好的抗干擾性。雙端口存儲(chǔ)單元是單端口單元的變形，在單端口6管單元的基礎(chǔ)上，在B端增加兩個(gè)存取管，控制端連接B端的字線[4-5]。根據(jù)BRAM的容量要求，由64×64的陣列構(gòu)成大小為4k bit的存儲(chǔ)空間。

圖2 雙端口8管單元結(jié)構(gòu)

3.2 配置模式控制電路

配置邏輯中三位控制信號(hào)WIDTH_SEL<0：2>連到BRAM中，同時(shí)對(duì)地址寬度、數(shù)據(jù)寬度進(jìn)行控制。

由于 BRAM 可以實(shí)現(xiàn) 1、2、4、8、16 位的任意位寬，所以地址總線寬度、數(shù)據(jù)總線寬度都必須滿足其中任意一種模式下的要求。于是設(shè)計(jì)時(shí)使地址總線寬度為各種模式下的最大值，即1位時(shí)的地址寬度<11：0>，其他模式下可使不用的地址位使能無(wú)效，進(jìn)而獲得所需的地址位。數(shù)據(jù)總線寬度也設(shè)置為各種情況下的最大值，即16位時(shí)的數(shù)據(jù)寬度<15：0>，其他情況下選擇有用的數(shù)據(jù)位進(jìn)行存儲(chǔ)。

表1可見(jiàn)WIDTH_SEL<0：2>對(duì)地址使能的控制，主要在于對(duì)地址<11：8>的控制，其他位地址<7：0>則一直有效。

表1 不同數(shù)據(jù)位寬的地址使能

數(shù)據(jù)總線的寬度由WIDTH_SEL<0：2>另外譯碼產(chǎn)生一組數(shù)據(jù)控制信號(hào)，分別為S_1、S_2、S_4、S_8、S_16，控制數(shù)據(jù)如何分配到位線上。這當(dāng)中64根位線實(shí)行了分片，每片4根：

S_1有效：DI<0>可分配到16片中的任何一片上。

S_2 有效：DI<0:1> 可分配到 <0:1>、<2:3>…<14:15>任何相鄰兩片上，每片1位數(shù)據(jù)。

S_4 有效：DI<0:3> 可分配到 <0:3>、<4:7>、<8:11>、<12:15>任何相鄰四片上，每片1位數(shù)據(jù)。

S_8有效：DI<0:7>可分配到<0:7>或<8:15>8片上，每片1位數(shù)據(jù)。

S_16有效：DI<0:15>剛好分配到16片上，每片1位數(shù)據(jù)。

至于上述究竟存儲(chǔ)到哪些片上以及具體存儲(chǔ)到片內(nèi)哪根位線上則由列譯碼控制。

3.3 譯碼電路

行譯碼采用了常用的3-8譯碼器，3-8譯碼器內(nèi)由與門(mén)組成。第一級(jí)用兩個(gè)3-8譯碼器，輸入端接入行地址ADDR<5：0>，第二級(jí)用64個(gè)與門(mén)把第一級(jí)譯碼進(jìn)一步譯出來(lái)，可實(shí)現(xiàn)64行中選出1行。如圖3所示。

列譯碼相對(duì)較復(fù)雜，首先將列地址分為兩組，一組用于片選譯碼，一組用于片內(nèi)譯碼。片選地址由ADDR<11：8>組成，片內(nèi)譯碼由ADDR<7：6>組成。片選地址譯碼由地址和地址使能組成，而地址使能則是由WIDTH_SEL<0：2>配置決定的。圖4是片選譯碼的示意圖。

圖3 64選1行譯碼

圖4 片選譯碼

譯碼所得的A<11：8>_DEC<0：15>即可實(shí)現(xiàn)片選存儲(chǔ)。當(dāng)配置為1位時(shí)，4位地址均有效，譯出的16位中只有1位有效，只能選擇16片中的1片。當(dāng)配置為2位時(shí)，ADDR<11>使能無(wú)效，譯出16位中有連續(xù)2位有效，能選擇16片中連續(xù)2片。當(dāng)配置為4位時(shí)，譯出16位中有連續(xù)4位有效，能選擇16片中連續(xù)4片。配置為8位就能選擇16片中的上8片或下8片。配置為16位，4個(gè)地址均無(wú)效，譯出的16位全有效，16片全選。經(jīng)過(guò)了片選的一級(jí)譯碼，列譯碼還需經(jīng)過(guò)圖5所示的第二級(jí)的片內(nèi)譯碼。

圖5 片內(nèi)譯碼

A<11：8>_DEC與A7譯碼均為低有效，A6譯碼均為高有效。之所以能夠用或門(mén)譯碼，是因?yàn)闆](méi)被譯碼的一對(duì)BL和BLN位線上的數(shù)據(jù)是不會(huì)被寫(xiě)入存儲(chǔ)單元的，如A7<0>為 1，A<11：8>_DEC為 1，BL<0>與BLN<0>均為1，即使字線打開(kāi)了，它們也是不會(huì)被寫(xiě)入存儲(chǔ)陣列的。而被譯碼選中的一對(duì)位線，BL與BLN互補(bǔ)，它們上的數(shù)據(jù)即可被寫(xiě)入存儲(chǔ)單元[6]。

3.4 位線充電電路

對(duì)位線的充電共有兩對(duì)充電管和一對(duì)上拉管，如圖6所示。寬長(zhǎng)比在設(shè)計(jì)上也是有講究的。上拉管一直開(kāi)啟，為倒比管。柵極接平衡管的M1和M2時(shí)序要求較高，因?yàn)樗鼈兊膶掗L(zhǎng)比較大，為主要充電管。在BRAM總使能信號(hào)ENA和時(shí)鐘CLK有效時(shí)工作，進(jìn)行預(yù)充電。在CLK下降沿，M1和M2短暫關(guān)閉可執(zhí)行讀操作。M1、M2和平衡管都在Pre1_BL信號(hào)控制下工作。

Pre1_BL需在數(shù)據(jù)線與位線之間的開(kāi)關(guān)管打開(kāi)時(shí)關(guān)閉，不影響數(shù)據(jù)的讀操作。Pre1_BL信號(hào)受到數(shù)據(jù)線與位線的開(kāi)關(guān)管控制信號(hào)A的約束，圖6的結(jié)構(gòu)即可避免Pre1_BL與A的時(shí)序沖突，在A有效時(shí)，Pre1_BL無(wú)效，且當(dāng)A關(guān)閉時(shí)，Pre1_BL延遲開(kāi)啟。

而M3和M4管則由Pre2_BL信號(hào)控制，Pre2_BL由BRAM全局信號(hào)ENA、CLK和WE一起控制。由于BRAM在進(jìn)行寫(xiě)操作時(shí)，也可鏡像地輸出寫(xiě)入的數(shù)據(jù)，即也做了讀操作。為了更好地在寫(xiě)入時(shí)也讀出，且滿足頻率要求，有必要增加這一充電管。

圖6 位線充電電路

圖7 Pre1_BL信號(hào)產(chǎn)生電路

4 靈敏放大器

由于位線的寄生負(fù)載大，SRAM存儲(chǔ)單元的讀出信號(hào)小，速度低，為了能有效的讀出數(shù)據(jù)，同時(shí)降低由于位線充放電造成的過(guò)大延遲及功耗，設(shè)計(jì)時(shí)使存儲(chǔ)單元的兩條位線上的電壓變化幅度遠(yuǎn)遠(yuǎn)低于電源電壓，因此需要在位線和輸出驅(qū)動(dòng)之間添加靈敏放大器，將兩條位線上的信號(hào)快速的放大的相應(yīng)的電平[7]。靈敏放大器根據(jù)工作模式可以分為電壓式和電流式。電壓式靈敏放大器又主要有差分型、交叉耦合型、鎖存器型等幾類[8]。根據(jù)設(shè)計(jì)需要，在此采用了鎖存器型靈敏放大器類似的結(jié)構(gòu)，如圖8所示。放大器的主體由 P0，P1，N0，N1 組成，當(dāng) EN=1，EN_ADD=1時(shí)，電路處于工作狀態(tài)，BL和BLN端的信號(hào)經(jīng)過(guò)地址選通后輸入，信號(hào)被迅速放大，當(dāng)反相器轉(zhuǎn)換到穩(wěn)定態(tài)時(shí)可使靜態(tài)功耗為零。當(dāng)EN=0，EN_ADD=0時(shí)，電路不工作，位線被預(yù)充管拉至高阻態(tài)，靜態(tài)功耗也為零。這里的EN_ADD也是地址信號(hào)，實(shí)際上是對(duì)地址信號(hào)進(jìn)行了一次選擇。

圖8 靈敏放大器

5 結(jié)束語(yǔ)

如今系統(tǒng)越來(lái)越高級(jí)，數(shù)字電路也高度集成，存儲(chǔ)器也越來(lái)越多地應(yīng)用于嵌入式芯片中。FPGA的應(yīng)用和功能也越來(lái)越強(qiáng)大，這都對(duì)FPGA內(nèi)嵌的存儲(chǔ)資源提出了更高的要求。設(shè)計(jì)一種應(yīng)用于FPGA的嵌入式存儲(chǔ)器結(jié)構(gòu)，符合一般雙端口SRAM的功能，且具有FPGA特有可配置性，使FPGA應(yīng)用中的靈活性得到了提高。

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《微處理機(jī)》2018年度征訂通知

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主要刊載國(guó)內(nèi)外最新的各種微處理器、微控制器、微機(jī)外圍電路、專用電路的發(fā)展動(dòng)態(tài)、設(shè)計(jì)、測(cè)試、開(kāi)發(fā)與應(yīng)用和微機(jī)系統(tǒng)與微機(jī)軟件的開(kāi)發(fā)以及微機(jī)在各領(lǐng)域中的應(yīng)用等方面的科技論文。

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Design of Embedded Block SRAM for FPGA

Liu Yikai
（The 47th Research Institute of China Electronic Technology Group Corporation，Shenyang 110032，China）

Embedded SRAM is the most common type of memory for a logic chip.For the application of less than 2Mb,the embedded SRAM can be considered firstly thanks to its better cost efficiency.FPGA has been widely used because of its convenience.The block SRAM embedded in FPGA greatly expands the scope and flexibility of the application.This paper designs an embedded block SRAM circuit used in SRAM-base FPGA.The Block SRAM can be used as normal dual port SRAM,and also can be configured according to a variety of operating modes.The block SRAM,composed of model control circuit,coding circuit,precharge circuit and balance circuit and sensitive amplifier circuit,is analyzed and optimized as well.

Integrated circuits；FPGA；Embedded；SRAM；Sensitive amplifier；Configurable

10.3969/j.issn.1002-2279.2017.03.005

TN43

A

1002-2279-（2017）03-0022-04

劉義凱（1984-），男，四川省宜賓市人，工程師，主研方向:數(shù)字集成電路設(shè)計(jì)。

2016-07-19