基于FPGA的脈沖神經(jīng)網(wǎng)絡(luò)加速器設(shè)計(jì)

沈陽(yáng)靖，沈君成，葉 俊，馬 琪

(1.杭州電子科技大學(xué) 微電子CAD研究所，浙江 杭州 310018；2.浙江大學(xué) 超大規(guī)模集成電路研究所，浙江 杭州 310007；3.杭州士蘭微電子股份有限公司，浙江 杭州 310007)

基于FPGA的脈沖神經(jīng)網(wǎng)絡(luò)加速器設(shè)計(jì)

沈陽(yáng)靖1，沈君成2，葉 俊3，馬 琪1

(1.杭州電子科技大學(xué) 微電子CAD研究所，浙江 杭州 310018；2.浙江大學(xué) 超大規(guī)模集成電路研究所，浙江 杭州 310007；3.杭州士蘭微電子股份有限公司，浙江 杭州 310007)

脈沖神經(jīng)網(wǎng)絡(luò)是一種基于離散神經(jīng)脈沖原理進(jìn)行信息處理的人工神經(jīng)網(wǎng)絡(luò)，文中提出了一種基于FPGA的靈活可配的脈沖神經(jīng)網(wǎng)絡(luò)加速器架構(gòu)，能夠支持神經(jīng)網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)、連接權(quán)值的靈活配置。該設(shè)計(jì)首先在算法層對(duì)LIF神經(jīng)元模型進(jìn)行公式分解和浮點(diǎn)轉(zhuǎn)定點(diǎn)兩個(gè)層次的優(yōu)化，并在硬件實(shí)現(xiàn)中采用時(shí)分復(fù)用技術(shù)將硬件中實(shí)現(xiàn)的8個(gè)物理神經(jīng)元復(fù)用為256個(gè)邏輯神經(jīng)元。神經(jīng)元模電壓計(jì)算采用三級(jí)流水線架構(gòu)，以提高神經(jīng)元數(shù)據(jù)處理效率。通過(guò)采用Xilinx XC6SLX45 FPGA實(shí)現(xiàn)整個(gè)神經(jīng)網(wǎng)絡(luò)加速器，工作頻率可達(dá)50 MHz，并基于該加速器構(gòu)建手寫數(shù)字識(shí)別網(wǎng)絡(luò)架構(gòu)，實(shí)驗(yàn)結(jié)果表明，采用MNIST數(shù)據(jù)集作為測(cè)試樣例，該網(wǎng)絡(luò)架構(gòu)準(zhǔn)確率可達(dá)93%。

脈沖神經(jīng)網(wǎng)絡(luò)；LIF模型；時(shí)分復(fù)用；分類

AbstractSpiking neural network is a kind of biologically-inspired neural networks that perform information processing based on discrete-time spikes. This paper proposes a FPGA based hardware accelerator, which supports the flexible configuration of topology and synapse weights. First, LIF(Leaky Integrate-and- Fire, LIF) model is optimized for hardware implementation, and then 8 physical LIF neurons are implemented, which could be extended to 256 neurons by using time-multiplexing technology. To improve the data processing efficiency of the spiking neuron, the design adopts three-stage pipeline architecture to calculate the neuron voltage. At last, the design is implemented on XC6SLX45 FPGA running over 50 MHz operation frequency. MINST database is used as an application example to demonstrate the configurability and efficiency of the proposed implementation. The experimental results show the accuracy of handwritten number classification could be achieved as high as 93%.

Keywordsspiking neuron network; LIF model; time-multiplexing technology; classification.

脈沖神經(jīng)網(wǎng)絡(luò)[1](Spiking Neuron Network,SNN)是一種基于離散神經(jīng)脈沖進(jìn)行信息處理的人工神經(jīng)網(wǎng)絡(luò)，采用可塑的突觸和基于脈沖模式的編碼,能夠同時(shí)模擬神經(jīng)網(wǎng)絡(luò)的時(shí)空特性,具有更高的生物真實(shí)性, 可達(dá)到更好的性能功耗比,被稱為第三代人工神經(jīng)網(wǎng)絡(luò)[3]。

目前脈沖神經(jīng)網(wǎng)絡(luò)以軟件的實(shí)現(xiàn)方式為主，具有靈活性強(qiáng)、精度高的特點(diǎn)，但無(wú)法充分利用神經(jīng)網(wǎng)絡(luò)高并行性的特點(diǎn)，處理速度慢、功耗高[4]。為了充分挖掘脈沖神經(jīng)網(wǎng)絡(luò)并行性高、功耗低的特點(diǎn)，學(xué)術(shù)界逐漸開(kāi)始采用專用集成電路實(shí)現(xiàn)脈沖神經(jīng)網(wǎng)絡(luò), 目前根據(jù)實(shí)現(xiàn)方式的不同，神經(jīng)網(wǎng)絡(luò)芯片分為模擬和數(shù)字兩大類。模擬電路由于其設(shè)計(jì)的復(fù)雜性，神經(jīng)網(wǎng)絡(luò)規(guī)模一般較小且受制造工藝、溫度和電壓的影響[5]，芯片間神經(jīng)網(wǎng)絡(luò)的行為一致性無(wú)法保證，而數(shù)字集成電路適用于大規(guī)模神經(jīng)網(wǎng)絡(luò)架構(gòu)的實(shí)現(xiàn)[6]，且具有更高的穩(wěn)定性和擴(kuò)展性。FPGA(Field-Programmable Gate Array)作為一種特殊的數(shù)字集成電路實(shí)現(xiàn)方式，具有靈活可編程、計(jì)算資源豐富、開(kāi)發(fā)周期短[7]等優(yōu)點(diǎn)。FPGA廣泛用于開(kāi)發(fā)基于SNN的應(yīng)用,文獻(xiàn)[8]提到在單片F(xiàn)PGA上實(shí)現(xiàn)了達(dá)百萬(wàn)神經(jīng)元規(guī)模的神經(jīng)網(wǎng)絡(luò)。因此,文中提出了一種基于FPGA的脈沖神經(jīng)網(wǎng)絡(luò)架構(gòu)。

介紹了LIF(Leaky Integrate and Fire)神經(jīng)元模型，并對(duì)模型的數(shù)學(xué)公式進(jìn)行優(yōu)化以適合硬件實(shí)現(xiàn)。SNN加速器利用時(shí)分復(fù)用技術(shù)將8個(gè)物理神經(jīng)元復(fù)用為256個(gè)神經(jīng)元，提高硬件資源的利用率，并采用三級(jí)流水線架構(gòu)對(duì)神經(jīng)元計(jì)算單元進(jìn)行優(yōu)化，顯著提高數(shù)據(jù)處理效率。實(shí)驗(yàn)采用MINST手寫數(shù)字字符庫(kù)[9]對(duì)實(shí)現(xiàn)的SNN加速器進(jìn)行功能驗(yàn)證。

1 神經(jīng)元模型優(yōu)化

神經(jīng)元是類腦計(jì)算的基礎(chǔ)，近年來(lái)研究者提出了從簡(jiǎn)單到復(fù)雜的多種不同抽象層次的神經(jīng)元模型，如Izhikevich[10]，Hodgkin-Huxley[11]，LIF和DLIF模型[12]等。LIF模型計(jì)算復(fù)雜性適中且具有較高的生物精度，在硬件領(lǐng)域廣泛使用。設(shè)計(jì)在保證精度的同時(shí)從兩個(gè)方面對(duì)LIF模型進(jìn)行優(yōu)化：(1)分解計(jì)算公式，離散化膜電壓變化函數(shù)；(2)浮點(diǎn)轉(zhuǎn)定點(diǎn)，降低神經(jīng)元模型的復(fù)雜性，提高運(yùn)算的效率。

1.1 公式分解

神經(jīng)元由指數(shù)式衰減的突觸電流驅(qū)動(dòng)，神經(jīng)元的膜電位由與之相連并能夠產(chǎn)生激勵(lì)的突觸權(quán)重值疊加而成，文獻(xiàn)[13]提出LIF模型的計(jì)算公式如下

(1)

(2)

其中，ωi表示突觸的權(quán)重值；ti表示第i個(gè)突觸產(chǎn)生激勵(lì)的時(shí)間；Vrest代表神經(jīng)元的復(fù)位電壓值；K代表突觸后神經(jīng)元膜電位；τm和τs是為突觸電流的常數(shù)。在不影響神經(jīng)元模型情況，將復(fù)位電壓Vrest設(shè)置為0，因此式(1)可以簡(jiǎn)化為

(3)

式(3)中，V(t)在單位Δt時(shí)間內(nèi)，電壓變化沒(méi)有規(guī)律性不適合FPGA硬件實(shí)現(xiàn)中數(shù)值的規(guī)律性離散變化，為了解決這個(gè)問(wèn)題，將V(t)分解為Vfall(t)和Vrise(t)兩部分

(4)

(5)

因此，未輸入脈沖激勵(lì)的情況下，Vfall(t)和Vrise(t)在單位Δt時(shí)間內(nèi)的變化如式(6)和式(7)所示，為前一時(shí)刻的值乘以一個(gè)時(shí)間常數(shù)

(6)

(7)

當(dāng)突觸 在時(shí)間 收到輸入激勵(lì)，膜電位通過(guò)Vfall(t)和Vrist(t)計(jì)算公式如下

Vfall(t)=Vfall(t)+V0ωi

(8)

Vrise(t)=Vrise(t)+V0ωi

(9)

當(dāng)神經(jīng)元在時(shí)間t產(chǎn)生激勵(lì)V(t)≥Vth,Vth代表閾值電壓,Vfall(t)和Vrise(t)復(fù)位到0。

1.2 浮點(diǎn)轉(zhuǎn)定點(diǎn)優(yōu)化

將LIF計(jì)算模型分解為式(6)～式(9)后，雖然能夠滿足硬件實(shí)現(xiàn)的需求，但所有的運(yùn)算均為浮點(diǎn)運(yùn)算，需要占用較多的硬件資源，不適合用于大規(guī)模神經(jīng)網(wǎng)絡(luò)的實(shí)現(xiàn)。因此，為使神經(jīng)網(wǎng)絡(luò)適合于FPGA的硬件實(shí)現(xiàn)，在保證精度的前提下需將浮點(diǎn)運(yùn)算轉(zhuǎn)化為定點(diǎn)運(yùn)算。

將所有的權(quán)重值和閾值電壓擴(kuò)大β倍，并將因此相應(yīng)產(chǎn)生激勵(lì)的條件為V′(t)≥βVth,并不影響神經(jīng)元的行為，而膜電位的表述如下

(10)

(11)

(12)

(13)

(14)

V[n+1]=Vfall[n+1]-Vrise[n+1]

(15)

Vfall[n+1]=A(Vfall[n]+wgt_sum[n])

(16)

Vrise[n+1]=B(Vrise[n]+wgt_sum[n])

(17)

2 脈沖神經(jīng)網(wǎng)絡(luò)的硬件設(shè)計(jì)

2.1 脈沖神經(jīng)網(wǎng)絡(luò)整體架構(gòu)

SNN加速器架構(gòu)主要由路由控制單元、時(shí)延查找表、時(shí)延FIFO、脈沖神經(jīng)元陣列、輸入信息編碼和輸出信息判決等幾部分組成,如圖1所示。

圖1 脈沖神經(jīng)網(wǎng)絡(luò)整體架構(gòu)

外部信息編碼單元將外部的圖像、聲音等信息編碼成脈沖信息。時(shí)延查找表包含脈沖到達(dá)神經(jīng)元陣列的延時(shí)信息，用于模擬真實(shí)生物神經(jīng)元的突觸延遲。經(jīng)過(guò)時(shí)延查找表后，每一個(gè)脈沖會(huì)被添加一個(gè)時(shí)間戳，SNN加速器支持16種不同的時(shí)間延遲。時(shí)延FIFO將當(dāng)前時(shí)刻的神經(jīng)脈沖輸入到神經(jīng)元陣列中，并對(duì)其它的神經(jīng)脈沖作緩存。脈沖神經(jīng)元陣列中實(shí)現(xiàn)了8個(gè)物理神經(jīng)元，通過(guò)時(shí)分復(fù)用每個(gè)神經(jīng)元可以模擬32個(gè)神經(jīng)元膜電壓的變化。當(dāng)神經(jīng)元膜電壓超過(guò)閾值電壓時(shí)，產(chǎn)生新的神經(jīng)脈沖，并由路由控制器決定傳回神經(jīng)元陣列還是直接輸出給信息判決單元。信息判決單元根據(jù)預(yù)先設(shè)置的判決條件，對(duì)目標(biāo)信息進(jìn)行分類。

2.2 單個(gè)LIF神經(jīng)元的設(shè)計(jì)

數(shù)字集成電路的計(jì)算速度遠(yuǎn)高于生物神經(jīng)元的真實(shí)計(jì)算速度，因此設(shè)計(jì)采用分時(shí)復(fù)用的技術(shù)來(lái)實(shí)現(xiàn)神經(jīng)元陣列，以8個(gè)物理神經(jīng)計(jì)算單元實(shí)現(xiàn)256個(gè)神經(jīng)元。通過(guò)時(shí)分復(fù)用技術(shù)，在有限的FPGA資源內(nèi)，顯著地增加神經(jīng)元的實(shí)現(xiàn)數(shù)目。單個(gè)LIF物理脈沖神經(jīng)元復(fù)用的結(jié)構(gòu)如圖2所示。

圖2 單個(gè)LIF脈沖神經(jīng)元復(fù)用結(jié)構(gòu)

神經(jīng)元間不同的連接方式具有不同的突觸權(quán)重和延遲。權(quán)值存儲(chǔ)器可根據(jù)神經(jīng)網(wǎng)絡(luò)結(jié)構(gòu)靈活配置,由產(chǎn)生脈沖的神經(jīng)元(源神經(jīng)元)索引與其相連的所有目標(biāo)神經(jīng)元間的權(quán)重，并累加到對(duì)應(yīng)的權(quán)值存儲(chǔ)器中。當(dāng)權(quán)重為0時(shí)，神經(jīng)元之間沒(méi)有連接，這樣權(quán)值存儲(chǔ)器就保存了每個(gè)神經(jīng)元當(dāng)前時(shí)刻接收到的脈沖之和。SNN加速器支持256個(gè)神經(jīng)元之間的全連接且權(quán)重的精度為16位。因此，權(quán)值存儲(chǔ)器的大小為256×256×2 Byte，權(quán)值和存儲(chǔ)器的大小為256×3 Byte(權(quán)值和以24位精度保存)。

2.3 LIF神經(jīng)元的流水線設(shè)計(jì)

LIF神經(jīng)元采用流水線的結(jié)構(gòu)提高系統(tǒng)的吞吐率。在實(shí)現(xiàn)的流水線技術(shù)中，包含3個(gè)階段，每個(gè)階段維持1個(gè)時(shí)鐘周期。圖3顯示了輸入權(quán)重和從存儲(chǔ)器中提取的過(guò)程。流水線的第2階段為第3階段提供Vfall(t)和Vrise(t)的值。當(dāng)膜電位超過(guò)閾值電壓時(shí)，產(chǎn)生一個(gè)激勵(lì)。LIF神經(jīng)元的行為參見(jiàn)式 (15)～式(17)，單個(gè)LIF神經(jīng)元流水線計(jì)算如圖3所示。

圖3 LIF神經(jīng)元流水線結(jié)構(gòu)

2.4 LIF神經(jīng)元的分類策略

信息判決模塊根據(jù)配置的分類策略和輸出神經(jīng)元產(chǎn)生的脈沖刺激，對(duì)輸入的信息進(jìn)行分類。SNN加速器的分類策略如圖4所示。

圖4 SNN的分類策略

圖4為手寫數(shù)字識(shí)別應(yīng)用的分類策略，20個(gè)輸出神經(jīng)元被分成10組，每組分別對(duì)應(yīng)一個(gè)手寫數(shù)字，2個(gè)神經(jīng)元1組對(duì)應(yīng)1個(gè)阿拉伯?dāng)?shù)字，哪一組產(chǎn)生的神經(jīng)脈沖數(shù)量最多，該組對(duì)應(yīng)的數(shù)字即為分類結(jié)果。當(dāng)兩組產(chǎn)生的脈沖數(shù)目相同時(shí)，數(shù)字越小的組優(yōu)先級(jí)越高。如圖4所示，圖4(a)和圖4(c)中系統(tǒng)優(yōu)先分類那些包含更多輸出神經(jīng)脈沖的組，組所對(duì)應(yīng)的數(shù)字即為分類的結(jié)果。圖3(b)中，當(dāng)兩組包含的輸出脈沖數(shù)目相同時(shí)序號(hào)低的組優(yōu)先級(jí)更高。

3 實(shí)驗(yàn)結(jié)果及分析

采用Xilinx的Spartan6 XC6SLX45 CSG324 FPGA實(shí)現(xiàn)整個(gè)脈沖神經(jīng)網(wǎng)絡(luò)，F(xiàn)PGA的資源利用率如表1所示。

表1 Spartan6 XC6SLX45資源利用率

由表可知，Block RAM資源的使用率最高，這是限制脈沖神經(jīng)網(wǎng)絡(luò)規(guī)模的一個(gè)重要因素，脈沖神經(jīng)網(wǎng)絡(luò)利用存儲(chǔ)器來(lái)存儲(chǔ)激勵(lì)時(shí)延、突觸的權(quán)重值、神經(jīng)元拓?fù)浣Y(jié)構(gòu)等參數(shù)。設(shè)計(jì)中每個(gè)神經(jīng)元都采用了時(shí)分復(fù)用和流水線的技術(shù)設(shè)計(jì)，工作頻率可到50 MHz。因此，完成一個(gè)神經(jīng)元行為的模擬需耗時(shí)20 ns，一個(gè)物理神經(jīng)元時(shí)分復(fù)用成32個(gè)，因此SNN加速器完成所有神經(jīng)元的更新需要20 ns×32=640 ns。真實(shí)生物神經(jīng)元處理脈沖激勵(lì)的時(shí)長(zhǎng)約為1 ms，SNN加速器的神經(jīng)元的處理速度比實(shí)際的生物神經(jīng)元約快近1 600倍。

與文獻(xiàn)[14]提出的BP神經(jīng)網(wǎng)絡(luò)的輸入、隱含、輸出3層拓?fù)浣Y(jié)構(gòu)不同，SNN加速器配置成兩層網(wǎng)絡(luò)結(jié)構(gòu)，分別對(duì)應(yīng)輸入層和輸出層，兩層之間采用全連接的方式，輸出層神經(jīng)元被分成10組分別對(duì)應(yīng)分類結(jié)果數(shù)字0～9。設(shè)計(jì)對(duì)于輸出層構(gòu)建了5種不同的情況，每一組包含不同的神經(jīng)元數(shù)目，分別為1～5個(gè)神經(jīng)元，并通過(guò)離線方式訓(xùn)練這5種網(wǎng)絡(luò)架構(gòu)的連接權(quán)重，神經(jīng)網(wǎng)絡(luò)架構(gòu)如圖5所示。

圖5 神經(jīng)網(wǎng)絡(luò)架構(gòu)圖

手寫數(shù)字識(shí)別庫(kù)來(lái)自于MNIST數(shù)據(jù)集，其中訓(xùn)練集有60 000幅圖像，測(cè)試集有10 000幅圖像，每幅均為28×28像素的灰度圖像，灰度值用0～255的整數(shù)表示。對(duì)每一個(gè)像素點(diǎn)進(jìn)行編碼，若像素圖中的灰度值>128，則該數(shù)字的對(duì)應(yīng)像素點(diǎn)產(chǎn)生一個(gè)脈沖，將一行像素點(diǎn)對(duì)應(yīng)的脈沖按一定順序輸入到一個(gè)神經(jīng)元中如圖5所示。改變每組中神經(jīng)元的數(shù)量來(lái)進(jìn)行手寫數(shù)字識(shí)別驗(yàn)證，實(shí)驗(yàn)結(jié)果如表2所示。

表2 每組不同神經(jīng)元數(shù)目的識(shí)別精確度

將SNN加速器的神經(jīng)網(wǎng)絡(luò)架構(gòu)與另一款基于Xilinx Spartan-6 FPGA實(shí)現(xiàn)的硬件加速M(fèi)initaur[15]做性能對(duì)比，結(jié)果如表3所示。由表可知，SNN加速器能夠在較低的時(shí)鐘頻率下獲得類似于Minitaur的計(jì)算性能和較好的識(shí)別精確度。

表3 SNN加速器和Minitaur性能的對(duì)比

4 結(jié)束語(yǔ)

介紹了一種基于FPGA的脈沖神經(jīng)網(wǎng)絡(luò)的加速器架構(gòu)。設(shè)計(jì)以LIF神經(jīng)元數(shù)學(xué)模型為基礎(chǔ)，通過(guò)將LIF神經(jīng)計(jì)算中的浮點(diǎn)數(shù)運(yùn)算轉(zhuǎn)化為定點(diǎn)數(shù)運(yùn)算，用下降電壓和上什電壓計(jì)算后突觸膜電位等優(yōu)化，使LIF神經(jīng)元模型更適合硬件實(shí)現(xiàn)。設(shè)計(jì)采用三級(jí)流水線架構(gòu)實(shí)現(xiàn)LIF神經(jīng)元模型，顯著提高數(shù)據(jù)處理效率。該架構(gòu)支持神經(jīng)網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)，神經(jīng)元和突觸各種參數(shù)的靈活配置，通過(guò)時(shí)分復(fù)用技術(shù)，使8個(gè)物理神經(jīng)元最多支持256個(gè)神經(jīng)元，滿足嵌入式應(yīng)用的需求。采用FPGA實(shí)現(xiàn)該神經(jīng)網(wǎng)絡(luò)架構(gòu)，工作頻率達(dá)50 MHz，采用MNIST數(shù)據(jù)集作為應(yīng)用實(shí)例，準(zhǔn)確率高達(dá)93%，性能相較于同類加速器有較大提什。然而，設(shè)計(jì)中神經(jīng)網(wǎng)絡(luò)的訓(xùn)練是線下完成的，神經(jīng)網(wǎng)絡(luò)一經(jīng)配置神經(jīng)元的權(quán)重值將保持不變，缺乏在線學(xué)習(xí)能力。下一步研究方向是如何提高神經(jīng)網(wǎng)絡(luò)的動(dòng)態(tài)自適應(yīng)能力[16]方面。

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A FPGA Based Spiking Neuron Network Accelerator

SHEN Yangjing1, SHEN Juncheng2, YE Jun3, MA Qi1

(1.Microelectronics CAD Center, Hangzhou Dianzi University,Hangzhou 310018,China; 2.School of Computer Science, Zhejiang University,Hangzhou 310027,China; 3.Hangzhou Silan Microelectronics Co.,LTD, Hangzhou 310027,China)

TN912.11;TP183

A

1007-7820(2017)10-089-05

2016- 12- 05

國(guó)家自然科學(xué)青年基金(61404041)

沈陽(yáng)靖(1991-)，男，碩士研究生。研究方向：數(shù)字集成電路設(shè)計(jì)。沈君成(1991-)，男，博士研究生。研究方向：數(shù)字集成電路設(shè)計(jì)。

10.16180/j.cnki.issn1007-7820.2017.10.024