基于EP3C40的FPGA最小系統(tǒng)設(shè)計(jì)和實(shí)現(xiàn)

魯睿其

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基于EP3C40的FPGA最小系統(tǒng)設(shè)計(jì)和實(shí)現(xiàn)

魯睿其

（湖南理工學(xué)院信息與通信工程學(xué)院，湖南 岳陽(yáng) 414006）

本文介紹了基于Altera公司Cyclone III系列的EP3C40 FPGA最小系統(tǒng)的設(shè)計(jì)和驗(yàn)證過程,詳細(xì)介紹了高速FPGA電路設(shè)計(jì)、PCB電路板設(shè)計(jì)和數(shù)字系統(tǒng)集成設(shè)計(jì)等相關(guān)設(shè)計(jì).FPGA最小系統(tǒng)硬件設(shè)計(jì)包括時(shí)鐘、電源、存儲(chǔ)器、接口、配置、以及USB Blaster等部分，最小系統(tǒng)的功能驗(yàn)證包括鍵盤和LCD控制、總控制、DDS模塊等。最終測(cè)試結(jié)果表明，本系統(tǒng)工作正常，DDS時(shí)鐘頻率可以達(dá)130MHz.

現(xiàn)場(chǎng)可編程門陣列 可編程片上系統(tǒng) 直接數(shù)字合成

0 引言

隨著可編程邏輯器件集成的規(guī)模越來越大，出現(xiàn)了可編程片上系統(tǒng)（SOPC），把處理器、外圍的邏輯控制電路集成在一塊可編程邏輯器件上，大大的減少了系統(tǒng)芯片的數(shù)量、縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性[1,2]。由于可編程器件有著巨大的優(yōu)點(diǎn)，可編程邏輯器件得到了廣泛應(yīng)用，掌握可編程邏輯器件技術(shù)是一個(gè)電子工程技術(shù)人員的基本要求。

1 最小系統(tǒng)硬件實(shí)現(xiàn)

1.1技術(shù)指標(biāo)

本文設(shè)計(jì)的FPGA最小系統(tǒng)要求FPGA最小系統(tǒng)的功能，要求如下：根據(jù)設(shè)計(jì)需要?jiǎng)澐趾媚K；編寫好鍵盤和液晶控制的程序，實(shí)現(xiàn)人機(jī)接口；DDS的頻率輸出通過鍵盤控制，并由液晶顯示相關(guān)的參數(shù)；DDS的工作頻率要大于100 MHz，輸出的信號(hào)能驅(qū)動(dòng)高速D/A；開發(fā)中使用FPGA內(nèi)部嵌入的RAM、PLL等資源。

1.2系統(tǒng)原理框圖

FPGA最小系統(tǒng)的硬件框圖如圖1所示。系統(tǒng)包含F(xiàn)PGA工作最基本的單元電路：電源、時(shí)鐘、配置、存儲(chǔ)器、USB Blaster等模塊。另外，考慮到系統(tǒng)擴(kuò)展的靈活，系統(tǒng)留有外部擴(kuò)展接口。

1.3系統(tǒng)電源設(shè)計(jì)

EP3C40工作需要三個(gè)電源，每個(gè)接口上需要一個(gè)5 V電源以支持外圍擴(kuò)展電路的工作，電路原理圖如圖2所示。根據(jù)Altera公司提供的datasheet以及功耗估算工具，本設(shè)計(jì)選用Linear公司的開關(guān)型穩(wěn)壓器LT1959，它的拓?fù)浣Y(jié)構(gòu)為電流模式，以獲得快速瞬態(tài)響應(yīng)及良好的環(huán)路穩(wěn)定性。

1.4時(shí)鐘電路設(shè)計(jì)

為充分利用EP3C40的時(shí)鐘資源，本設(shè)計(jì)采用四時(shí)鐘源方案，其中三個(gè)由晶振提供，SMA外部輸入時(shí)鐘，這樣使最小系統(tǒng)擁有了良好的時(shí)鐘擴(kuò)展性能。時(shí)鐘部分的具體電路原理圖如圖3所示，有源晶振的電源提供通過電感與VIO隔離，大大降低振蕩器件對(duì)電源的高頻干擾；另外一路由外部SMA輸入接口CLK3。每路時(shí)鐘輸出通過外加電阻消除高速數(shù)字時(shí)鐘的回流效應(yīng)，以保持良好的信號(hào)完整性。

圖3 時(shí)鐘部分原理圖

1.5JTAG電路設(shè)計(jì)

FPGA最小系統(tǒng)與工程開發(fā)的產(chǎn)品不同，它具有良好的調(diào)試特性。為此，本最小系統(tǒng)設(shè)置了JTAG接口，JTAG接口可以配置和調(diào)試FPGA。Quartus II自帶有信號(hào)分析的工具SignalTap II，它支持在線調(diào)試功能。具體實(shí)現(xiàn)是通過在開發(fā)工具中設(shè)定相關(guān)測(cè)試信號(hào)，再與原來的文件綜合、下載、運(yùn)行，之后，在工具中可以看到設(shè)計(jì)中有關(guān)信號(hào)的波形。因此，JTAG接口為系統(tǒng)調(diào)試提供了極大的便利。該部分電路原理圖如圖4所示。

圖4 JTAG接口原理圖

1.6接口電路設(shè)計(jì)

FPGA最小系統(tǒng)必須具有良好的可擴(kuò)展性，能方便地與外部電路接口?？梢赃x擇設(shè)計(jì)成HSMC（高速M(fèi)ezzanine卡接口）接口。HSMC接口是Altera自己定義的一種高速M(fèi)ezzanine接口，該接口定義有Transceiver 、LVDS以及普通IO?？紤]到本系統(tǒng)不需要跑上GHz頻率，所以接口部分采用40針插座GPIO方式引出，另外一路時(shí)鐘信號(hào)通過FPGA的專用時(shí)鐘輸出引腳以SMA接口輸出。該引腳可以被設(shè)置為FPGA內(nèi)部全局網(wǎng)絡(luò)直接輸出，因此經(jīng)該引腳輸出的時(shí)鐘信號(hào)具有較好的信號(hào)完整性，同時(shí)外部SMA接口線良好的屏蔽效果可以避免電磁干擾。考慮到外部電路的電源供應(yīng)，每個(gè)40針的接口配上+5V的電源，為FPGA最小系統(tǒng)的外擴(kuò)電路提供基本的電源供應(yīng)。接口部分的電路原理圖如圖5所示。

圖5 接口部分的電路原理圖

1.7 SRAM存儲(chǔ)電路設(shè)計(jì)

SRAM存儲(chǔ)器可以用于存儲(chǔ)數(shù)據(jù)，以及NIOS II的程序存儲(chǔ)等等。SRAM存儲(chǔ)器優(yōu)點(diǎn)在于速度快、節(jié)能，不必配合內(nèi)存刷新電路，可提高整體的工作效率。本系統(tǒng)采用ISSI公司的IS61LV25616AL SRAM芯片，256K*16bit的容量，電路原理圖如圖6所示。

圖6 SRAM接口電路

2 FPGA最小系統(tǒng)功能驗(yàn)證

控制功能用RTL級(jí)硬件描述語(yǔ)言設(shè)計(jì)控制狀態(tài)機(jī)，其它邏輯部分也用RTL級(jí)硬件描述語(yǔ)言實(shí)現(xiàn)。此方法對(duì)硬件描述語(yǔ)言和數(shù)字系統(tǒng)集成的要求較高，特別是要把握好整體觀念，采用自頂向下的設(shè)計(jì)方法、逐步細(xì)分以及完成設(shè)計(jì)。

2.1內(nèi)部邏輯圖驗(yàn)證框圖

內(nèi)部邏輯驗(yàn)證采用國(guó)際上流行的自頂向下的設(shè)計(jì)方法，先確定總體框圖，然后逐步細(xì)分，最后綜合成一個(gè)系統(tǒng)[3]。

經(jīng)過認(rèn)真的考慮和分析，設(shè)計(jì)的內(nèi)部總體邏輯框圖如圖7所示，括號(hào)中的英文名為設(shè)計(jì)模塊名。其中，分頻模塊的作用是產(chǎn)生狀態(tài)機(jī)工作時(shí)鐘；鍵盤和液晶控制模塊控制鍵盤和液晶；DDS模塊產(chǎn)生數(shù)字合成信號(hào)；總控制模塊協(xié)調(diào)各模塊之間的工作。

圖7 內(nèi)部邏輯驗(yàn)證框圖

2.2分頻器設(shè)計(jì)

分頻器的設(shè)計(jì)相對(duì)簡(jiǎn)單，50 MHz的時(shí)鐘輸入，經(jīng)過50分頻后輸出1 MHz的狀態(tài)機(jī)工作時(shí)鐘。用Modelsim對(duì)分頻模塊仿真的波形如圖8所示。計(jì)數(shù)器cnt在時(shí)鐘沿的激勵(lì)下從0開始不斷增加，最大值24。所以每25個(gè)輸入時(shí)鐘周期使得輸出時(shí)鐘反相一次，輸出時(shí)鐘的頻率為輸入時(shí)鐘的1/50。在輸入50 MHz的頻率下，輸出頻率為1 MHz。

2.3DDS模塊設(shè)計(jì)

DDS模塊包括相位累加器、正弦查找表和PLL（鎖相環(huán)）。相位累加器在時(shí)鐘沿的激勵(lì)下不斷以輸入頻率字為單位累加相位；正弦查找表根據(jù)相位值查出對(duì)應(yīng)相位的幅度值輸出到DA轉(zhuǎn)換器；PLL模塊把外部的時(shí)鐘倍頻到120 MHz給DDS提供工作頻率。邏輯框圖如圖9所示。正弦查找表用的ROM和倍頻用的PLL均利用Quartus II工具自動(dòng)生成。根據(jù)DDS的工作原理，輸出正弦波的頻率為[4]：

DDS模塊由Quartus II軟件綜合，生成Modelsim需要的仿真文件，編寫好激勵(lì)文件后，在Modelsim中的仿真波形如圖11所示。

由仿真結(jié)果可以看出，通過改變頻率控制字可以實(shí)現(xiàn)輸出頻率的調(diào)節(jié)，達(dá)到了設(shè)計(jì)要求。

圖8分頻器時(shí)序仿真圖

2.4鍵盤和液晶控制程序設(shè)計(jì)

本最小系統(tǒng)中鍵盤控制采用專用芯片HD7279，液晶采用核心控制器為ST7920的12864LCD模塊。本設(shè)計(jì)采用兩個(gè)狀態(tài)機(jī)分別對(duì)鍵盤和液晶模塊進(jìn)行控制，程序流程圖如圖11所示?？刂奇I盤的時(shí)候要注意連續(xù)按鍵的處理，否則在狀態(tài)機(jī)的工作頻率下，就是稍稍按一下鍵也會(huì)得到很多個(gè)一樣的鍵值，所以需要設(shè)定一個(gè)計(jì)數(shù)器，當(dāng)計(jì)數(shù)到一定時(shí)間再返回到等待的狀態(tài)，這樣這個(gè)計(jì)數(shù)器計(jì)數(shù)的多少?zèng)Q定了等待時(shí)間的長(zhǎng)短。本程序中，設(shè)定的這個(gè)計(jì)數(shù)值為250000，在1 MHz的狀態(tài)機(jī)工作頻率下等待時(shí)間為0.25 s，實(shí)際的等待時(shí)間還受其它模塊的影響，會(huì)稍微大于這個(gè)值。另外的一種方法是用鎖存器的方法實(shí)現(xiàn)，這樣可以占用小的資源。由于本設(shè)計(jì)中的FPGA資源夠用，所以采用計(jì)數(shù)器的方法實(shí)現(xiàn)。

3 實(shí)驗(yàn)結(jié)果分析及分析

頂層文件的作用是把各子模塊連接到一起，形成一個(gè)最終的系統(tǒng)模塊。采用Verilog HDL描述語(yǔ)言描述的頂層文件的輸入輸出只保留了FPGA與外部通信的接口。如圖12所示，圖中的連線顯示了各子模塊的連接關(guān)系，四個(gè)模塊是上文中的四個(gè)模塊。頂層文件的外部接口有鍵盤接口、LCD接口、D/A接口、輸入時(shí)鐘、復(fù)位等。頂層文件確定無誤后，在Quartus II開發(fā)平臺(tái)中加入在線信號(hào)分析的相關(guān)設(shè)置，然后綜合，對(duì)整個(gè)系統(tǒng)的重要信號(hào)進(jìn)行在線分析，結(jié)果如圖13所示，達(dá)到了設(shè)計(jì)要求。本最小系統(tǒng)與外擴(kuò)的D/A和鍵盤顯示電路進(jìn)行了聯(lián)調(diào)和測(cè)試，使用的D/A轉(zhuǎn)換器是TI公司的DAC5674，該D/A轉(zhuǎn)換器精度為10位、速度可達(dá)125 MHz。調(diào)試成功后測(cè)出輸出頻率為1 kHz、10 MHz的正弦波形如圖13所示。

圖10 鍵盤和液晶控制模塊程序流程圖

4 結(jié)束語(yǔ)

本文以Altera公司的FPGA芯片EP3C40Q240C8為核心設(shè)計(jì)了FPGA最小系統(tǒng)板，并完成了實(shí)物的制作與相應(yīng)的軟硬件調(diào)試。完成了FPGA最小系統(tǒng)的硬件設(shè)計(jì)與制作。設(shè)計(jì)的FPGA最小系統(tǒng)具有體積小、使用方便、擴(kuò)展性好等優(yōu)點(diǎn)。把FPGA的JTAG與AS下載方式組合到一個(gè)系統(tǒng)中，并制作了Altera公司的USB Blaster下載線，方便程序下載和調(diào)試。驗(yàn)證程序采用了國(guó)際上流行的設(shè)計(jì)方法和開發(fā)軟件，Quartus II和Modelsim配合使用，很接近工程應(yīng)用的實(shí)際，為以后的工作打下了堅(jiān)實(shí)的基礎(chǔ)。充分的利用了FPGA內(nèi)部的資源，使用了FPGA內(nèi)部嵌入的ROM和PLL，綜合后的系統(tǒng)也使用了嵌入的乘法器。使用Verilog HDL硬件描述語(yǔ)言描述實(shí)現(xiàn)了液晶控制、鍵盤控制和DDS功能，并把這些功能集成到一個(gè)數(shù)字系統(tǒng)中。DDS工作的頻率達(dá)到130 MHz，證明本最小系統(tǒng)完全也可以用于其它的高速數(shù)字系統(tǒng)中。

圖11 DDS模塊仿真波形

圖12 頂層文件在線信號(hào)分析結(jié)果

[1] 張慶玲. FPGA原理與實(shí)踐[M]. 北京航天航空大學(xué)出版社, 2006.

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[4] 陳智萍．基于CPLD的單片機(jī)結(jié)構(gòu)設(shè)計(jì)研究[D]. 燕山大學(xué)碩士學(xué)位論文, 2003：4-5．

Design and Implementation of FPGA Minimum System Based on EP3C40

Lu Ruiqi

（Department of Information and Communication Engineering, Hunan Institute of Science and Technology, Yueyang 414006, Hunan, China)

TN741

A

1003-4862（2018）01-0048-05

2017-11-15

魯睿其（1988-），女，碩士。研究方向：可編程邏輯器件技術(shù)。