一種提高功率MOSFET擊穿電壓的終端結(jié)構(gòu)

林洪春，薛 斌

（中國(guó)電子科技集團(tuán)公司第四十七研究所，沈陽(yáng)110032）

1 引言

功率MOSFET器件的固有特性及應(yīng)用前景，決定了其市場(chǎng)占有率將逐漸增高。而國(guó)外公司對(duì)高性能MOSFET的技術(shù)壟斷及禁運(yùn)，使用戶直接面臨斷貨的風(fēng)險(xiǎn)。因此，開發(fā)中高壓大電流MOSFET迫在眉睫。中高壓MOSFET的擊穿電壓與管芯面積及導(dǎo)通電阻的矛盾，一直是制約MOSFET性能的關(guān)鍵[1]。以此為突破口，基于對(duì)MOSFET的結(jié)構(gòu)特征和電學(xué)特性的深入了解，重點(diǎn)研究在提高M(jìn)OSFET擊穿電壓的同時(shí)，如何盡可能小地影響其他參數(shù)，比如保證襯底電阻率不變、導(dǎo)通電阻沒(méi)有明顯提高等等，具有很大的現(xiàn)實(shí)意義。

2 MOSFET的結(jié)構(gòu)特點(diǎn)

MOSFET最基本結(jié)構(gòu)為垂直導(dǎo)電雙擴(kuò)散VDMOS型，源極的形狀（基本單元）有三角形、正方形、六角形等多種設(shè)計(jì)。圖1所示即為功率MOSFET的基本結(jié)構(gòu)。圖中每一個(gè)六角形是一個(gè)MOSFET的原胞（cell），因?yàn)樵橇切蔚模╤exangular），所以常把它稱為HEXFET。典型的功率MOS器件一般采用多晶硅作為柵極，使工藝大為簡(jiǎn)化，同時(shí)也降低了溝道電阻。

圖1 功率MOSFET的基本結(jié)構(gòu)

圖1中已標(biāo)明了漏和源。漏源之間的電流通過(guò)一個(gè)溝道上的柵來(lái)控制。按MOSFET的原意，MOS代表金屬 （Metal）-氧化物 （Oxide）－半導(dǎo)體（Semiconductor），即以金屬層的柵極隔著氧化層利用電場(chǎng)的效應(yīng)來(lái)控制半導(dǎo)體[2]，場(chǎng)效應(yīng)晶體管（Field Effect Transistor,FET）的名字也由此而來(lái)。然而HEXFET中的柵極并不是金屬做的[3]，而是采用多晶硅（Poly）來(lái)做柵極，也就是圖中所注明的多晶硅柵。

導(dǎo)通電阻Ron是影響功率VDMOSFET最大輸出功率的重要參數(shù)之一。當(dāng)器件導(dǎo)通的時(shí)候，就有電流流過(guò)導(dǎo)通電阻，在導(dǎo)通電阻上形成導(dǎo)通壓降，導(dǎo)致在電阻上有功率損耗。在器件的設(shè)計(jì)過(guò)程中可以通過(guò)優(yōu)化外延參數(shù)、元胞結(jié)構(gòu)的設(shè)計(jì)、單胞結(jié)構(gòu)的布局以及芯片面積等因素減小導(dǎo)通電阻。器件的導(dǎo)通與擊穿電壓成矛盾關(guān)系，在提高擊穿電壓的同時(shí)降低導(dǎo)通電阻是當(dāng)前廠商關(guān)心的焦點(diǎn)，文中研究的終端結(jié)構(gòu)在不犧牲芯片面積降低導(dǎo)通電阻的同時(shí)，提高了MOS管的擊穿電壓。

3 MOSFET的終端結(jié)構(gòu)

3.1 擊穿電壓

漏源擊穿電壓BVDS為VGS=0時(shí)在漏源間所加的最大反偏電壓，它表征了器件耐壓的極限能力[4]。對(duì)于VDMOS器件而言，其芯片內(nèi)部有源區(qū)各個(gè)元胞在表面和體內(nèi)有基本相同的電位，因此元胞之間并不存在擊穿的問(wèn)題[5]。但是，在最外圈的元胞與襯底之間，存在由于上述原因引起的高電壓和高電場(chǎng)，會(huì)大大降低器件的耐壓能力[6]。為此，需額外增加終端結(jié)構(gòu)設(shè)計(jì)以減少器件邊緣及表面的電場(chǎng)集中，提高擊穿電壓。

3.2 提高擊穿電壓的設(shè)計(jì)

一般的情況下等位環(huán)上面的金屬采用空懸的方法設(shè)計(jì)，但這樣只能利用金屬勢(shì)壘的作用來(lái)減小等位環(huán)下的電場(chǎng)集中效應(yīng)，作用不十分明顯。如果想要提高VDMOS器件的擊穿電壓，需要多個(gè)分壓環(huán)起作用，這樣不僅浪費(fèi)了芯片的面積，降低了器件的電流密度，而且芯片外端的分壓環(huán)還有可能起不到緩解電場(chǎng)的作用，繼而器件就產(chǎn)生了擊穿。設(shè)計(jì)采用一個(gè)等位環(huán)，一個(gè)分壓環(huán)，即可解決耐壓和導(dǎo)通電阻矛盾的問(wèn)題。圖2為普通結(jié)構(gòu)的VDMOS終端，圖3為采用S極等位的VDMOS終端結(jié)構(gòu)。

圖2 普通結(jié)構(gòu)的VDMOS終端

圖3 采用S極等位的VDMOS終端結(jié)構(gòu)

完成終端設(shè)計(jì)后，采用TCAD模擬2D元胞模型進(jìn)行了模擬仿真，仿真結(jié)果如圖4、圖5和圖6。其中，圖4為TCAD模擬2D元胞模型、圖5為2D元胞模型開啟曲線仿真結(jié)果、圖6為2D元胞模型輸出特性仿真結(jié)果。

由于理論計(jì)算的結(jié)果與實(shí)際參數(shù)要求存在差異，在器件模擬仿真過(guò)程中要不斷地修正器件尺寸參數(shù)、調(diào)整網(wǎng)絡(luò)優(yōu)化，直至得到理想器件輸出特性參數(shù)。

圖4 TCAD模擬2D元胞模型

圖5 2D元胞模型開啟曲線仿真結(jié)果

圖6 2D元胞模型輸出特性仿真結(jié)果

圖7 采用S極等位的VDMOS終端結(jié)構(gòu)

4 終端結(jié)構(gòu)原理

第一分壓環(huán)和第二分壓環(huán)（等位環(huán)）如圖7所示。其中，第一分壓環(huán)與源極通過(guò)金屬連接，以形成電壓等位環(huán)。此結(jié)構(gòu)設(shè)計(jì)第一分壓環(huán)和第二分壓環(huán)，通過(guò)將第一分壓環(huán)與源極金屬連接，使第一分壓環(huán)在通電狀態(tài)下與源極電壓始終相等，構(gòu)成等位環(huán)。這種設(shè)計(jì)，與現(xiàn)有技術(shù)中通常采用電阻率相同的襯底的情況相比,MOS器件反向擊穿壓有大大的提高。

在一般的提高擊穿電壓的設(shè)計(jì)方法中，設(shè)計(jì)原理為器件引出端S極通過(guò)金屬化工藝、腐蝕及刻蝕工藝，與器件的第二分壓環(huán)（等位環(huán)）進(jìn)行連接，經(jīng)過(guò)金屬連接后的兩個(gè)區(qū)域的電壓值相等。設(shè)計(jì)的目的為S極下方的P阱電場(chǎng)經(jīng)S極加反偏電壓后，電場(chǎng)向器件的等位環(huán)方向延伸，到達(dá)一定邊界條件后，由第二個(gè)等壓環(huán)承接，以此類推，增加多個(gè)等壓環(huán)來(lái)提高擊穿電壓[7]。但這樣的做法浪費(fèi)了器件的面積，同時(shí)，等位環(huán)上面的介質(zhì)層質(zhì)量很難控制，稍有工藝誤差，就將會(huì)引起器件下面電場(chǎng)的集中分布，不僅沒(méi)有提高擊穿電壓，反而容易在損壞的邊緣造成擊穿。

新方法采用S及阱與等壓環(huán)電壓等位，如圖7所示。器件內(nèi)部電場(chǎng)E內(nèi)在加上反偏電壓后，電場(chǎng)線將向器件外部延伸。在延伸到等位環(huán)的時(shí)候，由于電場(chǎng)線在等位環(huán)E內(nèi)處于器件內(nèi)部等壓，這樣能有效地吸收電場(chǎng)，提高擊穿電壓能力，且節(jié)省了多余等壓環(huán)會(huì)占用的芯片面積，終端工藝也相對(duì)簡(jiǎn)單[8]。節(jié)省下來(lái)的器件面積用來(lái)提高單位器件的元胞數(shù)量，這樣就解決了中高壓MOSFET器件電壓/電流與導(dǎo)通電阻的矛盾關(guān)系，從而實(shí)現(xiàn)了研制目標(biāo)[9]。

5 結(jié)束語(yǔ)

基于上述研究，最終使用Sivaco TCAD和Sentaurus TCAD對(duì)器件進(jìn)行模擬仿真，繪制了器件的版圖，投產(chǎn)流片。在實(shí)際的流片完成后，實(shí)測(cè)得知：源漏擊穿電壓≥400 V；連續(xù)漏極電流≥14A；導(dǎo)通電阻≤3Ω。同時(shí)，對(duì)器件進(jìn)行了封裝及測(cè)試考核，所有技術(shù)指標(biāo)均已達(dá)到設(shè)計(jì)要求。

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