范嘯恬 劉昌富 魏浩然 王子薇 張 倩

1 引言

在工業(yè)生產(chǎn)中，經(jīng)常需要對(duì)產(chǎn)品進(jìn)行檢測(cè)以判斷產(chǎn)品合格與否。在產(chǎn)品維修時(shí)，經(jīng)常需要迅速準(zhǔn)確地定位故障點(diǎn)以方便維修工作的開(kāi)展。傳統(tǒng)的測(cè)試方法是按照測(cè)試大綱人工依次加輸入信號(hào)來(lái)測(cè)試輸出信號(hào)是否符合要求，這種方法主要有以下幾個(gè)缺點(diǎn)：測(cè)試速度慢、耗費(fèi)人力物力、受主觀影響大等。全自動(dòng)測(cè)試技術(shù)是工業(yè)自動(dòng)化發(fā)展的產(chǎn)物，具有速度快、受人為影響小等優(yōu)點(diǎn)，主要是它的方便性，讓全自動(dòng)測(cè)試技術(shù)在工業(yè)現(xiàn)場(chǎng)備受歡迎。

考慮到測(cè)試系統(tǒng)定制外設(shè)和后續(xù)升級(jí)的方便性，該全自動(dòng)板卡測(cè)試系統(tǒng)采用了現(xiàn)場(chǎng)可編程邏輯門陣列（FPGA），進(jìn)行設(shè)計(jì)。由于FPGA擁有豐富的可編程IO資源，在使用過(guò)程中只需要設(shè)計(jì)一塊板卡和被測(cè)板卡的各信號(hào)接口進(jìn)行匹配，所有的控制信號(hào)都由FPGA來(lái)完成。在FPGA上運(yùn)行Nios II［1～4］軟核 CPU，該處理器具有完全可定制性、性能可配置性，較低的產(chǎn)品和實(shí)施成本，易用性和不會(huì)過(guò)時(shí)等優(yōu)勢(shì)，在研發(fā)的過(guò)程中，開(kāi)發(fā)人員可以根據(jù)自己的需求和FPGA片上資源的多少靈活的定制系統(tǒng)性能，并且可以借助強(qiáng)大的軟件集成開(kāi)發(fā)環(huán)境Nios II IDE進(jìn)行包括編輯，編譯，調(diào)試和下載等軟件開(kāi)發(fā)任務(wù)。后續(xù)如果需要對(duì)測(cè)試功能進(jìn)行升級(jí)，可以在不改變處理器電路板的前提下，進(jìn)行系統(tǒng)的升級(jí)，這種系統(tǒng)架構(gòu)具有較大的靈活性。

2 總體設(shè)計(jì)方案

測(cè)試系統(tǒng)由測(cè)試臺(tái)與上位機(jī)兩部分組成，二者之間通過(guò)USB2.0方式通訊。測(cè)試臺(tái)由主控電路和相關(guān)機(jī)械結(jié)構(gòu)組成，主控電路包括1塊數(shù)據(jù)處理核心板與1塊接口板，在接口板上將被測(cè)板卡的信號(hào)轉(zhuǎn)換成適宜數(shù)據(jù)處理核心板處理的信號(hào)。系統(tǒng)架構(gòu)如圖1所示。由于被測(cè)板卡需要檢測(cè)RS232串口數(shù)據(jù)、5V數(shù)字IO的電平狀態(tài)、3.3V數(shù)字IO的電平狀態(tài)、arinc429數(shù)據(jù)，以及模擬量的采集和供電電源電壓電流的監(jiān)測(cè)。因此考慮將全自動(dòng)板卡測(cè)試系統(tǒng)的設(shè)計(jì)分為硬件設(shè)計(jì)和軟件設(shè)計(jì)兩部分。其中，硬件設(shè)計(jì)主要是電源的電壓電流檢測(cè)電路，A/D轉(zhuǎn)換電路，TTL電平轉(zhuǎn)換電路，RS232電平轉(zhuǎn)換電路和系統(tǒng)供電電路。主控電路設(shè)計(jì)原理如圖2所示。軟件部分主要包括SOPC［5］（片上可編程系統(tǒng)）的構(gòu)建，用戶邏輯（User logic）的自定義，和驅(qū)動(dòng)、應(yīng)用軟件的設(shè)計(jì)。用戶編寫的程序固化在EEPROM中進(jìn)行存儲(chǔ)，系統(tǒng)的工作過(guò)程如下所述，系統(tǒng)上電后，配置文件加載到FPGA的SRAM中［3］，然后開(kāi)啟電壓電流的檢測(cè)，初始化各接口，等待上位機(jī)發(fā)送的測(cè)試指令，解析指令并控制相應(yīng)接口來(lái)模擬被測(cè)板卡的輸入信號(hào)并測(cè)試相應(yīng)輸出信號(hào)。最后將測(cè)試結(jié)果通過(guò)系統(tǒng)的USB2.0接口傳輸給上位機(jī)，上位機(jī)將測(cè)試結(jié)果進(jìn)行解析并生成測(cè)試報(bào)表。

圖1 系統(tǒng)設(shè)計(jì)架構(gòu)

如圖2所示，接口板實(shí)現(xiàn)電壓電流的檢測(cè)和各電平信號(hào)的轉(zhuǎn)換。數(shù)據(jù)處理核心板是一個(gè)FPGA的最小系統(tǒng)，除了實(shí)現(xiàn)與接口板的時(shí)序功能外，留出1路SPI接口給arinc429模塊使用，通過(guò)SPI方式間接的通過(guò)arinc429［6］模塊對(duì)arinc429的數(shù)據(jù)進(jìn)行檢測(cè)。

圖2 系統(tǒng)硬件框圖

3 硬件設(shè)計(jì)

3.1 電壓電流檢測(cè)電路設(shè)計(jì)

在進(jìn)行全自動(dòng)測(cè)試時(shí)，需要實(shí)時(shí)監(jiān)控被測(cè)板卡的供電電壓和電流信息以在供電異常時(shí)斷電保護(hù)系統(tǒng)和被測(cè)板卡。被測(cè)板卡有+5V、+28V和±15V共4組電源，而后級(jí)采集電路都是+3.3V工作，因此進(jìn)行電壓檢測(cè)時(shí)需要對(duì)3組正電源先進(jìn)行分壓，使轉(zhuǎn)換后的電壓在采集電路的工作范圍之內(nèi)。另一組負(fù)電源需要進(jìn)行反相分壓，將負(fù)電源轉(zhuǎn)換到采集電路的工作范圍之內(nèi)。電流檢測(cè)電路采用TI的INA193進(jìn)行檢測(cè)。具體硬件設(shè)計(jì)框圖如圖3所示。

圖3 電壓電流檢測(cè)電路

如圖3所示，各組電壓流過(guò)INA193上的15mΩ電阻，將電流轉(zhuǎn)換成電壓，通過(guò)INA193將該電壓進(jìn)行放大以達(dá)到后級(jí)采集電路期望的范圍。其中，負(fù)電源通過(guò)15mΩ的電流流向與其他3組相反，這是因?yàn)镮NA193是單正電源工作，輸入端電壓需要在供電電壓范圍之內(nèi)。從15mΩ引出的正電源通過(guò)AD8629進(jìn)行分壓和緩沖，分壓的目的是為了將電壓調(diào)整到后級(jí)采集電路的允許范圍，緩沖的目的是為了將低輸出阻抗，降低對(duì)后級(jí)采集電路造成精度影響。從15mΩ引出的-15V電源通過(guò)AD8629組成反相電路進(jìn)行電壓調(diào)整來(lái)達(dá)到采集電路允許的范圍。

3.2 TTL電平轉(zhuǎn)換電路設(shè)計(jì)

由于被測(cè)板卡采用的是5V TTL電平，而測(cè)試系統(tǒng)都是3.3V的TTL電平，而5V的TTL既有輸入信號(hào)也有輸出信號(hào)。因此需要將5V的TTL電平轉(zhuǎn)換成3.3V的TTL電平以滿足測(cè)試系統(tǒng)的工作要求，具體硬件設(shè)計(jì)如圖4所示。

圖4 TTL電平轉(zhuǎn)換圖

如圖4所示，SN74GTL2010是一個(gè)雙向的TTL電平轉(zhuǎn)換芯片，應(yīng)用過(guò)程中只需要設(shè)置合適的供電和上拉電阻，就可以實(shí)現(xiàn)TTL的電平轉(zhuǎn)換。

3.3 RS232電平轉(zhuǎn)換電路設(shè)計(jì)

被測(cè)板卡有1組RS232信號(hào)，而測(cè)試系統(tǒng)的FPGA 產(chǎn)生的 UART［10］信號(hào)是 TTL電平，因此需要將TTL電平轉(zhuǎn)換成RS232電平。進(jìn)行電平轉(zhuǎn)換采用MAX3232芯片進(jìn)行設(shè)計(jì)。由于串口電平轉(zhuǎn)換電路比較常見(jiàn)，并且官方的芯片技術(shù)文檔已經(jīng)附有詳細(xì)設(shè)計(jì)，因此本文此處不再做具體說(shuō)明。

3.4 A/D轉(zhuǎn)換電路設(shè)計(jì)

前級(jí)的分壓緩沖輸出和電流檢測(cè)芯片的輸出都是電壓信號(hào)，因此需要A/D轉(zhuǎn)換電路將各路電壓信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)來(lái)進(jìn)行運(yùn)算。A/D轉(zhuǎn)換芯片采用12bit的AD7953型ADC芯片進(jìn)行設(shè)計(jì)。AD7953是一種16通道的掃描型ADC芯片，采集［14］時(shí)序接口采用SPI［11］協(xié)議。該SPI接口直接和數(shù)據(jù)核心處理板的FPGA進(jìn)行連接。具體設(shè)計(jì)如圖5所示。

圖5 AD轉(zhuǎn)換圖

如圖5所示，REF3020給ADC芯片提供采集的參考電壓，系統(tǒng)工作在3.3V電壓下，SPI接口實(shí)現(xiàn)ADC芯片內(nèi)部寄存器的配置和ADC采樣數(shù)據(jù)的獲取。

3.5 數(shù)據(jù)處理核心板電路設(shè)計(jì)

數(shù)據(jù)處理核心板是以FPGA為核心，外加時(shí)鐘電路和存儲(chǔ)器組成。FPGA選用的是Altera公司的EP3C40F780C8。兩個(gè)時(shí)鐘為系統(tǒng)運(yùn)行和ADC采樣率的設(shè)定提供時(shí)鐘。EPCS16存儲(chǔ)著FPGA的配置數(shù)據(jù)和軟件數(shù)據(jù)，SDRAM用于緩沖系統(tǒng)運(yùn)行中需要的大量數(shù)據(jù)，F(xiàn)lash用于存儲(chǔ)一些需要保存的參數(shù)。

采 用 FT2232H［13］進(jìn) 行 USB 的 電 路 設(shè) 計(jì) 。FT2232H是FTDI公司推出的支持480Mb/s的USB2.0芯片，本設(shè)計(jì)中將其配置同步245FIFO模式。FPGA預(yù)留的SPI接口用來(lái)和arinc 429模塊進(jìn)行通訊。

3.6 供電電路設(shè)計(jì)

電源是整個(gè)系統(tǒng)能夠正常工作的基本保證，在本系統(tǒng)中使用到了多種電源，其中FPGA使用了3.3V、2.5V、1.2V電源，ADC需要使用3.3V電源，TTL電平轉(zhuǎn)換電路需要3.3V電源和5V電源，RS232電平轉(zhuǎn)換需要3.3V電源。系統(tǒng)采用5V供電，給FPGA和電平轉(zhuǎn)換電路供電的幾組電源采用開(kāi)關(guān)電源進(jìn)行生成，ADC由于需要進(jìn)行ADC轉(zhuǎn)換，因此需要一個(gè)電紋波比較小的電源，實(shí)際設(shè)計(jì)時(shí)該部分采用 LM1117-3.3 芯片，采用 LDO［12］型線性電源芯片產(chǎn)生。上述數(shù)字和線性電源芯片都采用5V進(jìn)行供電。

4 軟件設(shè)計(jì)

4.1 SOPC設(shè)計(jì)

本系統(tǒng)的軟件以Nios II型軟核CPU為核心進(jìn)行構(gòu)建，包括CPU，存儲(chǔ)器接口，用戶自定義邏輯接口等。其中用戶自定義接口需要實(shí)現(xiàn)FT2232HL的IP［9］核定義，這部分需要遵循Avalon總線信號(hào)進(jìn)行編寫。SOPC的具體構(gòu)建框圖如圖6所示。

圖6 SOPC架構(gòu)圖

如圖6所示，Nios II處理器，存儲(chǔ)器接口，用戶邏輯等都是掛在Avalon總線上。所有交互以Avalon總線進(jìn)行交互。嵌入式程序由運(yùn)行在Nios II處理器上的軟件完成。

4.2 嵌入式軟件設(shè)計(jì)

嵌入式軟件是在Nios II的IDE下采用C/C++語(yǔ)言編寫的用于控制整個(gè)測(cè)試流程的程序。嵌入式程序需要相應(yīng)USB［8］端口傳來(lái)的命令，并根據(jù)命令模擬被測(cè)板卡的輸入信號(hào)從而測(cè)試相應(yīng)的輸出結(jié)果。最后再通過(guò)USB端口將每一個(gè)測(cè)試項(xiàng)返回上位機(jī)。嵌入式軟件的工作流程圖如圖7所示。

圖7 Nios II測(cè)試程序的流程圖

4.3 上位機(jī)軟件設(shè)計(jì)

上位機(jī)軟件主要用來(lái)引導(dǎo)下位機(jī)進(jìn)行測(cè)試，也就是將板卡所有需要測(cè)試的項(xiàng)目以命令的形式逐項(xiàng)傳遞給下位機(jī)，下位機(jī)按照指示來(lái)工作。除此之外，上位機(jī)還需要顯示當(dāng)前的測(cè)試進(jìn)度，測(cè)試結(jié)果，生成測(cè)試報(bào)表等工作。上位機(jī)軟件在LabVIEW［7］下進(jìn)行開(kāi)發(fā)，采用LabVIEW［15］豐富的圖形庫(kù)進(jìn)行構(gòu)建。

5 結(jié)語(yǔ)

基于Nios II軟核的全自動(dòng)板卡測(cè)試系統(tǒng)，外設(shè)可定制，性能可配置，且易于后續(xù)升級(jí)。通過(guò)上、下位機(jī)的無(wú)縫配合，經(jīng)測(cè)試，系統(tǒng)滿足設(shè)計(jì)要求，運(yùn)行良好。

［1］侯建軍，郭勇.SOPC技術(shù)基礎(chǔ)教程［M］.北京：清華大學(xué)出版社等，2008.

HOU Jianjun，GUO Yong.SOPC Technical basis tutorial［M］.Beijing：Tsinghua University Press，2008.

［2］王銳，雷金奎.基于軟核Nios II的SOPC數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)［J］.計(jì)算機(jī)測(cè)量與控制，2008，16（2）：1199-1201.

WANG Rui，LEI Jinkui.Design of SOPCData Acquisition System Based on Soft Nucleus Nios II［J］.Computer Measurement and Control，2008，16（2）：1199-1201.

［3］李蘭英，李霄燕.基于NiosII的SOPC多處理器系統(tǒng)設(shè)計(jì)方法［J］. 單片機(jī)與嵌入式系統(tǒng)應(yīng)用，2007（3）：18-21.

LI Lanxiang，LI Xiaoyan.Design of SOPC Multiprocesser System Based On Nios II［J］.Microcontrollers&Embedded Systems，2007（3）：18-21.

［4］楊海鋼，孫嘉斌，王慰.FPGA器件設(shè)計(jì)技術(shù)發(fā)展綜述［J］. 電子與信息學(xué)報(bào)，2010，32（3）：714-727.

YANGHaigang，SUN Jiabin，WANG Wei.An Overview to FPGA Device Design Technologies［J］.Journal of Electronics&Information Technology，2010，23（3）：714-727.

［5］徐寧儀，周祖成.Avalon總線與SOPC系統(tǒng)架構(gòu)實(shí)例［J］.半導(dǎo)體技術(shù)，2003，28（2）：17-20.

XUNingy，ZHOU Zucheng.Avalon Bus and an example of SOPC system［J］.Semiconductor Technology，2003，28（2）：17-20.

［6］李榕，劉衛(wèi)國(guó)，劉曉劍.航空用ARINC429總線收發(fā)系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)［J］.計(jì)算機(jī)測(cè)量與控制，2005，13（9）：970-972.

LI Rong，LIU Weiguo，LIU Xiaojian.Design and Implementation of a ARINC429 Bus Transmit-receive System［J］.Computer Measurement&Control，2005，13（9）：970-972.

［7］陳敏，湯曉安.虛擬儀器軟件LabVIEW與數(shù)據(jù)采集［J］.小型微型計(jì)算機(jī)系統(tǒng)，2001，22（4）：501-503.

CHEN Min，TANG Xiaoan.Virturl Instrument Software-LabVIEW and Data Acqusition［J］.Journal of Chinese Computer Systems，2001，22（4）：501-503.

［8］黃土琛，宮輝，邵貝貝.基于USB和FPGA的多功能數(shù)據(jù)采 集 系 統(tǒng)［J］.原 子 能 科 學(xué) 技 術(shù) ，2013，47（11）：2172-2176.

HUANGTuchen，GONGHui，SHAOBeibei.Multifuntional Data Acquisition System Based On USB and FPGA［J］.Atomic Energy Science and Technology，2013，47（11）：2172-2176.

［9］劉連生，梁林林.基于FPGA IP核的AFDX與ARINC429總線轉(zhuǎn)換接口設(shè)計(jì)［J］.計(jì)算機(jī)測(cè)量與控制，2015，23（8）：2766-2768.

LIU Liansheng，LIANG Linlin.Design of AFDX and ARINC429 Bus Conveision Interface Based on FPGA IP Core［J］.Computer Measurement&Control，2015，23（8）：2766-2768.

［10］聶濤，許世宏.基于FPGA的UART設(shè)計(jì)［J］.現(xiàn)代電子技術(shù)，2006，29（2）：127-129.

NIE Tao，XU Shihong.Design of UART Based on FPGA［J］.Modern Electronics Technique，2006，29（2）：127-129.

［11］嚴(yán)宇，黃建國(guó)，曾浩.基于SPI協(xié)議的新型高速ADC芯片配置［J］.太赫茲科學(xué)與電子信息學(xué)報(bào)，2009，7（5）：453-458.

YAN Yu，HUANG Jianguo，ZENGHao.High speed novel ADC chip configuration based on Serial Peripheral In-terface［J］.Terahertz Institute of Sinence and Electronic Information，2009，7（5）：453-458.

［12］陳東坡，何樂(lè)年，嚴(yán)曉浪.一種低靜態(tài)電流、高穩(wěn)定性的 LDO線性穩(wěn)壓器［J］.電子與信息學(xué)報(bào)，2006，28（8）：1526-1529.

CHEN Dongpo，HE Lenian，YAN Xiaolang.A Low-dropout Regulator with Low Quiescent Current and High Stability［J］.Journal of Electronics&Information Technology，2006，28（8）：1526-1529.

［13］王輝，陳愛(ài)生.基于FT2232H的USB2.0數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)［J］. 電子器件，2015，38（1）：144-147.

WANGHui，CHEN Aisheng.Design of USB2.0 Data Collection System Based on FT2232H［J］.Chinese Journal of Electron Deveices，2015，38（1）：144-147.

［14］方傳杰，朱健，房志東.高速實(shí)時(shí)數(shù)據(jù)采集智能控制器的設(shè)計(jì)與實(shí)現(xiàn)［J］.電子技術(shù)，2014（5）：28-32.

FANG Chuanjie，ZHU Jian，F(xiàn)ANGZhidong.Design and Implementation of Intelligent Controller for the High-speed and Real-time Data Acqusition［J］.Electronic Technology，2014（5）：28-32.

［15］王水魚，劉域.在LabView平臺(tái)下的任意波信號(hào)發(fā)生器設(shè)計(jì)［J］. 微型機(jī)與應(yīng)用，2015，34（21）：27-29.

WANG Shuiyu，LIU Yu.Design of arbitrary waveform generator based on LabView platform［J］.Microcomputer&its Applications，2015，34（21）：27-29.