一種FIFO的讀寫單元設計

劉環(huán)雨

（沈陽城市建設學院信息與控制工程系, 沈陽110167）

1 引 言

隨著集成電路產(chǎn)業(yè)的迅猛發(fā)展，現(xiàn)在的IC 芯片特征尺寸越來越小，集成電路系統(tǒng)設計規(guī)模也不斷擴大，計算機處理器在高速運轉時，其中的邏輯也隨著功能和性能的提高而不斷增多。復雜的邏輯電路在運算時需要多個高速時鐘，兩個時鐘域在互相傳輸數(shù)據(jù)時，要保證數(shù)據(jù)傳輸?shù)恼_性以及穩(wěn)定性，F(xiàn)IFO 電路在解決這一跨時鐘域的問題中起到了重要作用。FIFO 作為先進先出式的緩沖存儲部件，在數(shù)據(jù)接口部分實現(xiàn)數(shù)據(jù)存儲、緩沖，并且可在兩個時鐘域內傳輸或交換數(shù)據(jù)。FIFO 單元的性能需要被重點考慮，而FIFO 電路的核心部分就是FIFO 電路中的存儲單元[1]。FIFO 的存儲單元決定了整個電路的芯片面積，同時存儲單元的讀寫速度會影響整體電路的性能，也影響整體電路的速度和功耗。FIFO 電路通常利用雙口RAM 和讀寫指針來控制存儲單元的讀寫功能，相比于普通的存儲器，主要的區(qū)別是FIFO 沒有外部讀寫地址線，相應的地址是由內部讀寫指針自動加1 完成的。FIFO 電路的控制和使用相對簡單：順序地寫入數(shù)據(jù)，再順序地讀出數(shù)據(jù)。

2 存儲單元設計

對先入先出存儲器FIFO 的合理設計，可以使接口數(shù)據(jù)在傳輸時有效地匹配輸入和輸出。對數(shù)據(jù)進行先緩沖再存儲然后再傳輸?shù)奶幚?，可有效避免?shù)據(jù)復寫、丟失或者寫入無效、讀出無效的情況，有效地提高數(shù)據(jù)的傳輸速率。

在傳輸數(shù)據(jù)時，要保證存儲單元的設計合理性。故此存儲單元選用6T-SRAM 單元結構，單元的存儲電路由六個管子組成，如圖1 所示。整個存儲單元具有對稱性，M0 與M1 為存儲單元的傳輸管，與存儲單元連接，當對存儲單元進行寫入或讀取數(shù)據(jù)時，通過控制單元將傳輸管的使能信號W 打開，接通存儲單元與外圍電路的連接，外圍電路則通過BL 和BLN 讀取寫入數(shù)據(jù)[2]。兩個反相器級聯(lián)構成雙穩(wěn)態(tài)電路，采用物理尺寸和特性完全相同的反相器，其中一個的輸出作為另一個的輸入。在一個反相器的輸入端施加輸入信號時，會在輸出端得到響應，同樣在另一個反相器的輸入端施加輸入信號時，也會得到響應；將兩個響應曲線結合到一起，就可得到帶穩(wěn)態(tài)電路的電壓傳輸特性曲線。

圖1 存儲單元結構設計圖

3 基于存儲單元的寫操作

FIFO 的存儲電路對存儲單元的寫操作過程就是使存儲單元的狀態(tài)按照寫入的數(shù)據(jù)進行相應地改變。在六管單元的寫操作中，通過外圍電路的控制，在寫入數(shù)據(jù)前需要將數(shù)據(jù)驅動至兩個互補的信號中并傳至位線BL 和BLN 上。字線驅動器驅動字線WR 到高電平，即寫通道打開，位線信號經(jīng)兩個完成對稱的傳輸管寫入存儲節(jié)點，存儲節(jié)點存儲寫入存儲單元的新數(shù)據(jù)[3]?，F(xiàn)實寫操作過程的電路原理圖如圖2。在存有“1”的單元里面寫入新的數(shù)據(jù)“0”，即DA 點的電平由高電平下拉至低電平,將存儲的數(shù)據(jù)由VCC 下拉至GND。

圖2 對存儲單元的寫操作

FIFO 的寫指針指向對應的地址，每執(zhí)行一次讀操作，指針都會順次加1。寫操作的具體過程為：位線BLN 在寫操作開始時被驅動到高電平，此后的短時間內，它與讀操作時預充高電平位線BLN 的變化基本相同。在字線打開傳輸管后，傳輸管M1 與下拉管M3 同樣形成分壓，節(jié)點DB 的電壓上升。位線BL 在寫操作開始時被驅動到低電平。在字線打開傳輸管后，M0 與M4 管在BL 與高電平之間形成分壓。為了寫操作的順利進行，也就是下拉節(jié)點DA到達較低的低電平，啟動反相器M2/M3 放大新數(shù)據(jù)，傳輸管M0 應該比反相器的M4 管有更好的導通性。一旦反相器M2/M3 開始放大節(jié)點DA 上的低電壓，也就是節(jié)點DA 上的下拉管M3 被關閉，上拉管M2 被打開，節(jié)點DB 的電壓將上升，反相器M4/M5也將被啟動，節(jié)點DA 在正反饋作用下進一步向GND 轉化，寫操作被加速[4]。

4 基于存儲單元的讀操作

存儲單元被寫入數(shù)據(jù)之后，即可讀取數(shù)據(jù)。存儲單元的讀操作是指被尋址的存儲單元將它所儲存的數(shù)據(jù)發(fā)送到相應位線上的操作。位線上的數(shù)據(jù)被送到外圍電路上，即存儲的數(shù)據(jù)被讀出。讀過程的電路原理圖如圖3 所示。假設當前單元中寫入的數(shù)據(jù)為邏輯“1”，即節(jié)點DA 為高電平，節(jié)點DB 為低電平。

圖3 對存儲單元的讀操作

數(shù)據(jù)讀指針指向當前讀出的單元，執(zhí)行完一次讀操作，指針指向下一將要讀出的存儲單元[5]。讀操作開始時，位線BL 和BLN 被預充電，預充電平的典型值為電源電壓VCC。讀操作過程中字線RD 通過外圍控制電路達到高電平，打開存儲單元傳輸管M0 和M1。已經(jīng)假設存儲的值為“1”，這樣節(jié)點DA為高電平，節(jié)點DB 為低電平，位線BLN 會經(jīng)M1和M3 放電，電平逐漸降低；此時，由于M0 管源漏電壓近似相等，因此只會有很小的電流流過，位線BL 會繼續(xù)保持高電平狀態(tài)[6]。隨著BLN 的放電，BL與BLN 之間的差分電壓逐漸增大；差分電壓增大到一定程度后，讀出放大器將放大并輸出差分電壓。

從FIFO 電路讀取數(shù)據(jù)有兩點需要注意：第一，為加速位線BLN 放電，M1 和M3 尺寸相對較大；但從集成電路發(fā)展趨勢來看，集成電路的整體面積越來越小，在設計中存儲單元面積應盡可能小，一般接近所采用工藝的最小特征尺寸。第二，字線輸入信號RD 為高電平后，M1 和M3 的分壓作用將使節(jié)點DB 電平升高，此現(xiàn)象應盡量避免出現(xiàn)，因為DB電壓升高可能會令M4 導通，從而造成節(jié)點DA 放電。如果泄放掉的電荷較少，可能會令M0 打開，位線BL 放電，降低差分電壓建立速度；若泄放電荷較多，則M2 就可能導通，DB 點電壓會被抬高，從而使得存儲數(shù)據(jù)從“1”翻轉為“0”，即發(fā)生“誤翻轉”[7-8]。要避免讀取數(shù)據(jù)誤翻轉的發(fā)生，需要限制DB 的電平升高，即用較快的讀取速度與較小的存儲單元面積，并滿足電路的整體面積與功耗要求，優(yōu)化設計FIFO 單元管子尺寸的匹配[9-10]。

FIFO 電路主要關心的指標是電路讀取速度，為提高讀速，必須減少傳輸延遲時間。而存儲單元本身管子尺寸有限，影響存儲單元的驅動能力；且位線也會產(chǎn)生較大的負載電容。故此，一般要在位線與輸出緩沖單元之間添加靈敏放大器，讀出數(shù)據(jù)后經(jīng)靈敏放大器放大后再輸出，從而減少讀取時間。

為了不影響FIFO 電路的讀取速度，一般都會設置預充電路，但是預充電路會在電路上電后就一直保持充電狀態(tài)，這樣會增大電路的靜態(tài)功耗。在保證功耗一定時若要兼顧電路的讀取速度，則應保留列預充電路。

5 結束語

FIFO 電路的讀寫數(shù)據(jù)通道需要較快的讀取速度與較小的存儲單元面積，并滿足電路的整體面積與功耗要求。存儲單元的設計可以使存儲單元面積減小從而使集成電路的整體面積減小?；诖鎯卧淖x寫通道設計可以使整個存儲通道性能和可靠性提高，同時減小了面積。此設計有較強的適用性，可實現(xiàn)應用于較大容量的FIFO 電路中。