高敬 張志浩 曹江中

摘要：隨著片上系統(tǒng)電源電壓的降低，存儲(chǔ)器內(nèi)部電荷泵電路的電壓增益不斷減小。為提高低電源電壓下電荷泵電路的效率，提出了一種新型四相位時(shí)鐘電荷泵電路，結(jié)構(gòu)采用兩路錯(cuò)位時(shí)鐘驅(qū)動(dòng)電路并將雙支路四相位時(shí)鐘電荷泵電路并聯(lián)進(jìn)行輸出，消除了閾值電壓的損失，有效地提高了電荷泵電路的輸出電壓，縮短了到達(dá)相同電壓的時(shí)間。最后在TSMC0.18μm工藝下，對(duì)電路進(jìn)行了仿真驗(yàn)證。

關(guān)鍵詞：存儲(chǔ)器;四相位時(shí)鐘;電荷泵

中圖分類號(hào)：TP391? ? ? ? 文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1009-3044（2019）28-0263-03

1 引言

電荷泵電路的作用類似于變壓器，可以將電源電壓一級(jí)級(jí)抬升，直到達(dá)到目標(biāo)電壓為止。電荷泵電路由晶體管和電容組成，是存儲(chǔ)器解決片內(nèi)升壓問題的電路。電荷泵電路常用于產(chǎn)生高于電源電壓或低于接地電壓的直流電壓。高壓用于執(zhí)行非易失性存儲(chǔ)器的編程和擦除操作[1]，低壓可用于驅(qū)動(dòng)開關(guān)電容電路的模擬模塊[2]。衡量電荷泵的關(guān)鍵性能指標(biāo)之一是輸出效率，高效率的電荷泵能為電路提供更高更穩(wěn)定的電壓。

本文提出一種基于傳統(tǒng)四相位時(shí)鐘電荷泵結(jié)構(gòu)的新型電荷泵。該電荷泵的輔助電容不僅僅起輔助作用，而且參與到電壓升高的過程，有效地提高了電荷泵電路的輸出電壓，縮短了到達(dá)相同電壓的時(shí)間，同時(shí)采用兩路錯(cuò)位時(shí)鐘驅(qū)動(dòng)電路并將雙支路四相位時(shí)鐘電荷泵電路并聯(lián)進(jìn)行輸出，減小輸出電壓紋波。

2 四相位時(shí)鐘電荷泵

在最早的Dickson電荷泵[3]中，由于使用二極管連接方式作為開關(guān)晶體管，在電荷傳輸過程中，每一次經(jīng)過開關(guān)進(jìn)行電荷傳輸時(shí)，均存在大小為閾值電壓的電壓損失，因此輸出電壓表達(dá)式為：

式中[VDD]表示電源電壓，N表示電荷泵級(jí)數(shù)，C表示泵浦電容，[CS]表示節(jié)點(diǎn)寄生電容，[Vclk]表示時(shí)鐘電壓幅度，[VTH]表示閾值電壓。由上式可以看出，電荷泵電路的輸出電壓與閾值電壓有關(guān)，且隨著泵級(jí)數(shù)的不斷增多，閾值電壓的損失更加嚴(yán)重，限制了電荷泵的最大可輸出電壓。消除閾值電壓影響的一種方法為采用四相位時(shí)鐘電荷泵結(jié)構(gòu)[4，5]，其電路結(jié)構(gòu)和時(shí)鐘信號(hào)如圖1所示，其采用非交疊時(shí)鐘信號(hào)控制電路，是為了防止短路和電容漏電，提高電荷泵電路的性能[6]。

（a）電路結(jié)構(gòu)

（b）時(shí)鐘信號(hào)

四相位時(shí)鐘電荷泵的傳輸管D1～D5和輔助管FP1～FP5均采用NMOS晶體管，其利用輔助電容C5～C9以及輔助晶體管使傳輸晶體管在導(dǎo)通時(shí)工作在深三極管區(qū)，消除了閾值電壓損失，以第2級(jí)和第3級(jí)為例對(duì)電路的工作原理進(jìn)行分析如下。在T1時(shí)刻，clk1由高電位變?yōu)榈碗娢?，clk2和clk3均處于低電位，F(xiàn)P2管截止。在T2時(shí)刻，clk2由低電位變?yōu)楦唠娢?，?jié)點(diǎn)4的電壓升高，F(xiàn)P2管導(dǎo)通，同時(shí)由于D2管在T1時(shí)刻已經(jīng)截止，所以節(jié)點(diǎn)4的電荷不會(huì)向節(jié)點(diǎn)3進(jìn)行回流。在T3時(shí)刻，clk4由高電位變?yōu)榈碗娢唬?jié)點(diǎn)5的電壓降低，F(xiàn)P3管和D3管均截止。在T4時(shí)刻，clk3由低電位變?yōu)楦唠娢?，clk4為低電位，節(jié)點(diǎn)2的電壓升高，D3管導(dǎo)通，節(jié)點(diǎn)5的低電位與節(jié)點(diǎn)4的高電位相同。在T5時(shí)刻，clk3由高電位變?yōu)榈碗娢?，?jié)點(diǎn)2的電壓降低，導(dǎo)致D3管截止。在T6時(shí)刻，clk4由低電位變?yōu)楦唠娢唬?jié)點(diǎn)3的電壓升高，由于D3管在T5時(shí)刻已經(jīng)截止，節(jié)點(diǎn)5的電荷同樣不會(huì)出現(xiàn)回流現(xiàn)象。在T7時(shí)刻，clk2由高電位變?yōu)榈碗娢?，?dǎo)致FP2管截止。在T8時(shí)刻，clk1由低電位變?yōu)楦唠娢?，?jié)點(diǎn)1的電壓升高，D2管導(dǎo)通，泵浦電容C2和C3發(fā)生電荷共享，因此節(jié)點(diǎn)4和節(jié)點(diǎn)3的電壓相同。

電路工作在上述循環(huán)過程中，電壓從VDD持續(xù)升高。相比于Dickson電荷泵，四相位時(shí)鐘電荷泵的傳輸晶體管由于在導(dǎo)通時(shí)處于深三極管區(qū)，消除了閾值電壓損失，因而具有較高的輸出電壓。

3 新型電荷泵結(jié)構(gòu)

本文提出了一種新型電荷泵結(jié)構(gòu)，電路結(jié)構(gòu)和時(shí)鐘信號(hào)如圖2所示。在傳統(tǒng)四相位電荷泵電路的基礎(chǔ)上，新型結(jié)構(gòu)中輔助管采用PMOS晶體管替代傳統(tǒng)四相位電荷泵中的NMOS晶體管，而傳輸管仍然采用NMOS晶體管。此結(jié)構(gòu)由于輔助電容不僅僅起輔助作用，而是參與到電壓升高的過程，因而有效地提高了電荷泵電路的輸出電壓，縮短了到達(dá)相同電壓的時(shí)間。同時(shí)采用兩路錯(cuò)位時(shí)鐘驅(qū)動(dòng)電路并將雙支路四相位時(shí)鐘電荷泵電路并聯(lián)進(jìn)行輸出，減小了輸出電壓紋波。

（a）電路結(jié)構(gòu)

（b）時(shí)鐘信號(hào)

以電荷泵電路的下支路的第2級(jí)和第3級(jí)為例分析其工作原理，將時(shí)鐘信號(hào)分為8個(gè)時(shí)刻。在T1時(shí)刻，clk1由低電位變?yōu)楦唠娢?，?jié)點(diǎn)1的電壓升高，此時(shí)DN2管導(dǎo)通，DP2也導(dǎo)通，節(jié)點(diǎn)3的電荷向節(jié)點(diǎn)4進(jìn)行傳輸，因此節(jié)點(diǎn)4的電壓升高，同時(shí)，節(jié)點(diǎn)1的電荷向節(jié)點(diǎn)3進(jìn)行傳輸，節(jié)點(diǎn)3的電壓會(huì)進(jìn)一步升高，進(jìn)而將節(jié)點(diǎn)4的電壓升高的更多。在T2時(shí)刻，clk1由高電位變?yōu)榈碗娢?，DN2管截止。在T3時(shí)刻，clk2由低電位變?yōu)楦唠娢?，?jié)點(diǎn)4的電壓經(jīng)前一過程升高之后再一次進(jìn)行升高。在T4時(shí)刻，clk4由高電位變?yōu)榈碗娢粫r(shí)，節(jié)點(diǎn)3和節(jié)點(diǎn)5的電壓降低。在T5時(shí)刻，clk3由低電位變?yōu)楦唠娢?，與T1時(shí)刻類似，節(jié)點(diǎn)2的電壓升高，DN3管導(dǎo)通，DP3管也導(dǎo)通，節(jié)點(diǎn)4向節(jié)點(diǎn)5進(jìn)行電荷傳輸，進(jìn)而升高節(jié)點(diǎn)5的電壓，同時(shí)，節(jié)點(diǎn)2的電荷向節(jié)點(diǎn)4進(jìn)行傳輸，進(jìn)一步升高節(jié)點(diǎn)4的電壓，進(jìn)而將節(jié)點(diǎn)5的電壓升高的更多。在T6時(shí)刻，clk3由高電位變?yōu)榈碗娢?，?jié)點(diǎn)2的電壓降低，此時(shí)DN3管截止。在T7時(shí)刻，clk4由低電位變?yōu)楦唠娢唬?jié)點(diǎn)5的電壓經(jīng)前一過程升高之后再一次升高。在T8時(shí)刻，clk2由高電位變?yōu)榈碗娢?，?jié)點(diǎn)4的電壓降低，準(zhǔn)備接受節(jié)點(diǎn)3進(jìn)行電荷傳輸以升高電壓。

4仿真結(jié)果

在TSMC 0.18μm工藝下，只有電容負(fù)載的情況，電源電壓和時(shí)鐘電壓幅度均為1.8V，對(duì)本文提出的新型電荷泵和傳統(tǒng)電荷泵進(jìn)行對(duì)比仿真，仿真結(jié)果如圖3所示。進(jìn)行對(duì)比仿真時(shí)，兩種電荷泵電路的仿真條件相同，并均采用雙支路并聯(lián)電路結(jié)構(gòu)，其中new表示本文提出的新型四相位時(shí)鐘電荷泵，con表示傳統(tǒng)四相位時(shí)鐘電荷泵。

由圖3中可以看出，在仿真條件相同的條件下，相較于傳統(tǒng)四相位時(shí)鐘電荷泵，本文設(shè)計(jì)的新型電荷泵電路具有較高的輸出電壓，到達(dá)相同電壓的時(shí)間更短。新型電荷泵設(shè)計(jì)的版圖如圖4所示，由占大部分面積的電容和一些高壓MOS管組成，并對(duì)其進(jìn)行DRC、LVS驗(yàn)證和寄生參數(shù)提取之后的后仿真結(jié)果如圖5所示，仿真條件與前仿真相同。由圖5中可以看出，經(jīng)過寄生參數(shù)提取之后對(duì)電荷泵進(jìn)行的仿真，與前仿真區(qū)別較小。

5結(jié)束語

本文提出了一種基于傳統(tǒng)四相位時(shí)鐘電荷泵的新型電荷泵結(jié)構(gòu)，通過輔助電容參與到電壓升高的過程，同時(shí)采用兩路錯(cuò)位時(shí)鐘驅(qū)動(dòng)電路并將雙支路四相位時(shí)鐘電荷泵電路并聯(lián)進(jìn)行輸出，減小輸出電壓紋波。采用TSMC 0.18μm工藝對(duì)電路進(jìn)行了仿真驗(yàn)證，結(jié)果表明電荷泵有效地提高了電荷泵電路的輸出電壓，并完成了電荷泵的版圖設(shè)計(jì)和后仿真。

參考文獻(xiàn)：

[1] Kawahara T ， Kobayashi T ， Jyouno Y ， et al. Bit-line clamped sensing multiplex and accurate high voltage generator for quarter-micron flash memories[J]. IEEE Journal of Solid-State Circuits， 1996， 31（11）：1590-1600.

[2] Wu J T ， Chang Y H ， Chang K L . 1.2V CMOS switched-capacitor circuits[C]// 1996 IEEE International Solid-State Circuits Conference. IEEE， 1996.

[3]Dickson， J. F . On-chip high-voltage generation in MNOS integrated circuits using an improved voltage multiplier technique[J]. IEEE Journal of Solid-State Circuits， 1976， 11（3）：374-378.

[4] KuriyamaM ，Atsumi S ， Umezawa A ， et al. A 5 V-only 0.6 μm flash EEPROM with row decoder scheme in triple-well structure[C]// IEEE International Solid-state Circuits Conference. IEEE， 1992.

[5] SteenwijkV ，Hoen， Wallinga. Analysis and Design of a Charge Pump Circuit for High Output Current Applications[C]// European Solid-state Circuits Conference. IEEE， 1993.

[6] 萬悅， 呂堅(jiān)， 周云， 等. 一種具有對(duì)稱結(jié)構(gòu)的低損耗低紋波電荷泵[J]. 微處理機(jī)， 2018， 189（3）：3-7.

【通聯(lián)編輯：唐一東】