Joseph Ervin

我們不斷向先進的CMOS微縮和新存儲技術(shù)的轉(zhuǎn)型導致半導體器件結(jié)構(gòu)的日益復雜化，例如，在3D NAND內(nèi)存中，容量的擴展通過垂直堆棧層數(shù)的增加來實現(xiàn)，在保持平面縮放比例恒定的情況下，這帶來了更高深寬比圖形刻蝕工藝上的挑戰(zhàn)，同時將更多的階梯連接出來也更加困難。人們通過獨特的整合和圖案設計方案來解決工藝微縮帶來的挑戰(zhàn)，但又引入了設計規(guī)則方面的難題。

二維 （2D） 設計規(guī)則檢查 （DRC） 已不足以用來規(guī)范設計以達成特定性能和良率目標的要求。同時完全依賴實驗設計 （DOE） 來進行工藝表征和優(yōu)化也變得難以操作。以往工程師通過運用DOE實驗來節(jié)省工藝研發(fā)的成本和時間，而現(xiàn)在他們需要進行數(shù)以百計的DOE才能達到目的，這反而需要大量的時間和物料，包括晶圓。

此外，工藝步驟之間非直觀的交互作用以及狹窄的工藝窗口，使得使用第一性原理建模來同時進行性能提升和良率優(yōu)化變得尤為困難。因此需要對復雜工藝流程進行三維建模理解，而虛擬制造建模平臺Coventor SEMulator3D為此而生。

SEMulator3D能提供哪些功能？

該軟件可從一系列標準單元工藝步驟中創(chuàng)建3D虛擬工藝整合模型，以模擬工藝流程。SEMulator3D使用完全整合的工藝流程模型，可以預測工藝更改對下游工藝步驟的影響，這在過去則需要在晶圓廠中依靠“先制造和后測試”的循環(huán)來實現(xiàn)。

例如，工程師可以使用該軟件對替換金屬柵極 （RMG） FinFET進行快速建模，該元件使用先溝槽金屬硬掩模 （TFMHM） 后段制程 （BEOL）與自對準通孔工藝 （SAV）。工程師在完成虛擬加工的3D模型之后，就可以進行2D和3D的虛擬測量和電學性能參數(shù)提取。

該軟件的電學分析組件增加了電阻和電容提取功能，有助于理解工藝和設計靈敏度。該軟件提供了3D建模和驗證電學性能的快捷平臺。SEMulator3D中使用了有預測性的工藝模型和能精確匹配實際晶圓的3D結(jié)構(gòu)，比其它孤立解決方案中使用的理想化幾何結(jié)構(gòu)更能精確地反映所制造的器件，從而具有更高的精度。

DRAM案例

本案例展現(xiàn)了該平臺如何根據(jù)刻蝕設備的性能參數(shù)（如材料的刻蝕選擇比和氣流流向通量分布）的變化對器件電學性能進行建模，形象地說明了虛擬制造的案例。簡單的DRAM器件案例研究側(cè)重于對柵極刻蝕行為和刻蝕特征的研究，通過對其做合理設定來滿足預先設定的電學性能和良率目標。

該案例在虛擬制造中使用了典型的工作流程，包括四個步驟：

■ 一個標準工藝流程的建立。此流程支持工藝校準，然后生成具有預測性的3D結(jié)構(gòu)模型。

■ 添加量測參數(shù)以評價器件結(jié)構(gòu)或電學行為。量測可能包括幾何尺寸測量、3D DRC（設計規(guī)則檢查）和電學參數(shù)測量。

■ 使用DOE（實驗設計）和校準。

■ 數(shù)據(jù)分析，包括對工藝實現(xiàn)和/或設計變更的敏感性分析。

標準工藝流程的建立

該案例的標準工藝流程面向2X DRAM。該工藝由Coventor根據(jù)公開數(shù)據(jù)開發(fā)，未使用客戶機密信息

在本案例中，DRAM的有源區(qū) （AA） 使用自對準四重圖形技術(shù) （SAQP） 和傾角20°的光刻-刻蝕-光刻-刻蝕 （LELE或LE2） 對多余的圖形進行去除，其間距為28 nm。掩埋字線使用自對準雙重圖形化技術(shù) （SADP），間距為40 nm，位線使用SADP，間距為44 nm。工藝流程在電容器接觸點 （CC） 處結(jié)束，這使得軟件可以進行電學分析，并能夠分析電容器中的邊緣效應。

添加重要度量

每個工藝步驟只需要幾個易于理解和校準的幾何和物理輸入?yún)?shù)。工作流程的下一步是確定重要量工藝參數(shù)。就像在實際的晶圓廠一樣，單元工藝參數(shù)，如沉積一致性、刻蝕的各向異性和選擇比，他們之間相互影響并與其它設計參數(shù)交互作用，最終以復雜的方式影響最終器件的結(jié)構(gòu)。

SEMulator3D支持添加兩種幾何測量。第一種是虛擬測量，支持測量模型結(jié)構(gòu)并驗證結(jié)構(gòu)是否符合預期尺寸。第二種是結(jié)構(gòu)搜索，相關(guān)步驟可以檢查整個3D模型或某些部分，以確定測量極值，如膜厚度、線寬和接觸面積的數(shù)值和位置。它還可以計算電網(wǎng)組件的數(shù)量，這有助于識別電網(wǎng)短路或開路（圖2）。

當幾何偏差的位置隨工藝的變化而變化時，結(jié)構(gòu)搜索特別有用。例如，圖2顯示了CC和AA之間的接口最小面積。軟件將高亮顯示該位置，而該位置容易成為器件失效的故障點。

器件電學性能模擬

器件的電學性能參數(shù)可以通過器件電學性能模擬來提取。通過使用與圖2相同的模型，該演示可以在SEMulator3D中進行器件電學仿真。

該軟件有助于識別3D結(jié)構(gòu)中的器件的端口和電極，并模擬器件的特性，如溫度、帶隙和電子/孔遷移率。該軟件允許手動和自動識別節(jié)點（一個或多個連接在一起的引腳），初始電壓或電流可以與選定節(jié)點的電壓掃描一起設置。

圖3中的電學仿真示例顯示了兩個柵極、兩個源、一個漏和一個襯底。工程師可以自由設置偏置電壓或初始電壓以及電壓掃描，如DRAM示例偏置電壓表所示。

然后，工程師可以使用該軟件自動提取重要電學性能指標，如一個電壓點上的閾值電壓（Vth）、亞閾值擺幅 （SS）、漏致勢壘下降 （DIBL）和開啟電流 （ION）。這些功能無需耗時和嚴格的TCAD建模即可實現(xiàn)，同時可以體現(xiàn)3D工藝變化對電學性能的影響。

物理結(jié)構(gòu)變化的影響

對由物理結(jié)構(gòu)改變造成的影響的研究，首先需要檢查標準模型中的參數(shù)的設定，包括硬掩模CD/頂部CD、硅深度和氧化物深度。SEMulator3D使用以上參數(shù)構(gòu)建模型然后提取對應的器件電學參數(shù)（包括Vt、ION、IOFF和亞閾值擺幅）（圖4，左側(cè)）。

本研究的目的是將圖4中的硬掩模CD以2 nm的增量從12 nm變化至30 nm，同時監(jiān)測其他結(jié)構(gòu)參數(shù)，包括硅深度和氧化物刻蝕。此變化是通過更改流程早期工藝步驟來實現(xiàn)的，并且下游工藝步驟對模型更改的響應符合預測。

圖4（右側(cè)）顯示，硬掩模CD變化對柵極刻蝕具有非線性響應。氧化物深度和頂部硅深度對較小CD的頂部CD很敏感，但在較大CD上趨于飽和。另一方面，當CD高于20 nm標準值時，Vtsat值顯著增加。因此，SEMulator3D的指標揭示了對單個物理結(jié)構(gòu)變化的各種響應，有利于工程師研究物理結(jié)構(gòu)變化對所選參數(shù)造成的影響。

識別重要的工藝步驟

下一步DOE，包括蒙特卡羅變異性研究，以確定重要的工藝步驟（圖5）。在參數(shù)變化研究中，采用了蒙特卡羅方法對DRAM字線 （WL）深度進行變化。

WL工藝參數(shù)值是通過基于平均值或標準值和標準差的高斯分布隨機設置的。演示中選擇了50個實驗。然而，通常至少需要100個實驗才能獲得有意義的研究。

DOE的結(jié)果如圖6所示。DOE運行時，閾值電壓Vt在0.4837 V和0.5031 V之間變化。SEMulator3D的回歸分析有助于識別對閾值電壓影響顯著的5個參數(shù)，這些參數(shù)的p值小于0.5，不支持原假設。注意，第一個參數(shù)（截距）被排除在本討論之外，因為它始終是列表的一部分。

有待進一步研究的五個最重要的因素是：

■ 柵極介電層厚度（最重要的參數(shù)）

■ 字線刻蝕深度和側(cè)墻厚度的交叉項

■ 芯軸刻蝕深度和柵極厚度的交叉項

■ 間隔氧化物厚度和拋光深度的交叉項

■ 柵極介電厚度和側(cè)墻厚度的交叉項

線性回歸曲線的R方值 （r2） 為0.97882，說明模型與數(shù)據(jù)吻合較好。柵極氧化層厚度與Vth圖顯示出很強的相關(guān)性，而芯棒間隔厚度與Vth圖則沒有相關(guān)性，因此可以認為它不是一個重要參數(shù)。

DOE的結(jié)果還可以幫助識別一些特殊情況，例如規(guī)格下限 （LSL） 到規(guī)格上限 （USL） 范圍之外的Vth，使工程師可以仔細檢查況并找到造成這種結(jié)果的工藝條件。

工藝優(yōu)化

為了從不同的角度進行優(yōu)化，我們可以將電學性能作為研究的目標?？梢允褂秒妼W性能參數(shù)目標值作為工藝步驟優(yōu)化的目標。每個工藝步驟參數(shù)都可以改變，以尋找滿足電氣性能的條件。

根據(jù)所使用的制造設備，在軟件中定義了每個刻蝕行為的允許范圍。因此，可以根據(jù)材料的刻蝕選擇比、橫向比、聚合/錐度、濺射和離子通量分布等參數(shù)來定義刻蝕行為。利用DOE確定的重要輸入?yún)?shù)，輸入電學性能指標。

SEMulator3D采用直接優(yōu)化的方法，以確定WL刻蝕工藝中最佳刻蝕步驟行為的工藝參數(shù)，以滿足電學性能目標。校準工藝建議包括氧化層，硅和氮化層的刻蝕選擇比、氧化層和硅的刻蝕角度和選擇比等參數(shù)。

根據(jù)這些結(jié)果，可以通過工藝研究驗證是否存在滿足條件的電學性能，或者在此范圍內(nèi)是否無法實現(xiàn)特定的電學性能。

虛擬工藝節(jié)省了成本和時間

由于工藝假設是在開發(fā)早期甚至在硬件實現(xiàn)之前完成的，因此虛擬工藝無需制造真正的晶圓，即可驗證這些假設，節(jié)省了時間和費用。

該DRAM案例研究表明，通過在虛擬環(huán)境中執(zhí)行大量的D O E和工藝變化研究，可以消除不相關(guān)D O E路徑的時間和成本，并快速實現(xiàn)性能和良率目標，從而加快產(chǎn)品上市時間。